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2025年硬件测试试题及答案

一、数字电路测试（共3题）

1.某PCIe6.0接口SERDES模块采用PAM4调制，速率64GT/s。测试时发现接收端误码率（BER）异常升高至1e-10（正常应≤1e-12），请结合时序分析与信号完整性理论，说明可能的故障原因及排查步骤。

答案：可能故障原因包括：（1）发射端预加重/去加重设置不当，导致信号在传输线中衰减后眼图闭合；（2）时钟数据恢复（CDR）模块锁定失败，引起时钟抖动超标；（3）传输链路存在阻抗不连续点（如过孔、连接器），产生反射导致ISI（码间干扰）；（4）接收端均衡器（CTLE/DFE）参数未优化，无法有效补偿通道损耗。排查步骤：①使用高带宽示波器（≥80GHz）配合差分探头测试发射端眼图，重点测量眼高（应≥100mV）、眼宽（应≥UI的30%）及RJ（随机抖动）/DJ（确定性抖动）占比；②通过TDR（时域反射计）检测链路阻抗，要求100Ω差分阻抗偏差≤±10%；③抓取CDR模块锁定状态信号（如LOCKED引脚），确认是否存在周期性失锁；④逐步调整接收端DFE抽头系数，观察BER变化，定位均衡器优化空间；⑤替换已知正常的SERDES芯片，排除芯片本身缺陷。

2.设计一个针对16nmFinFET工艺SRAM的测试向量集，要求覆盖固定型故障（SAF）、转换故障（TF）、耦合故障（CF）三类缺陷。请说明测试向量的设计策略及验证方法。

答案：测试向量设计策略：①SAF测试采用MarchC-算法，通过交替写入0/1并验证，覆盖所有存储单元的固定0/固定1故障；②TF测试使用上升沿/下降沿敏感的向量（如0→1→0和1→0→1），检测单元状态转换延迟超标的缺陷；③CF测试采用相邻单元异或激励（如对单元(i,j)写入1，相邻单元(i+1,j)写入0，再翻转相邻单元并验证原单元是否受干扰），覆盖容性耦合导致的错误翻转。验证方法：在ATE（自动测试设备）上执行向量集，记录故障覆盖率（要求SAF≥99.9%，TF≥98%，CF≥95%）；对失效单元进行物理分析（如EMMI微光检测），确认是否为目标缺陷类型；通过良率分析调整向量集，例如增加特定地址的重复激励以覆盖未检测到的耦合路径。

3.某FPGA内部PLL输出时钟抖动指标为RMS100fs（12kHz~20MHz），实测时使用频谱分析仪测得相位噪声为-110dBc/Hz@1MHz偏移。请计算实测抖动是否符合指标，并说明PLL抖动测试的关键注意事项。

答案：计算过程：相位噪声L(f)与抖动的关系为J_rms=√(∫2L(f)df/f2)（积分范围12kHz~20MHz）。将L(f)=-110dBc/Hz转换为线性值10^(-110/10)=1e-11。积分结果约为∫(1e-11)/(f2)df从12k到20M，计算得≈1e-11(1/12k-1/20M)≈8.33e-16。J_rms=√(28.33e-16)=√(1.666e-15)=4.08e-8rad。转换为时间抖动：J_time=J_rad/(2πf_clk)。假设PLL输出时钟f_clk=1GHz，则J_time=4.08e-8/(2π1e9)=6.49e-18秒（即6.49as），远小于指标100fs（1e-13秒），符合要求。关键注意事项：①测试时需关闭FPGA其他高频模块（如高速接口），避免引入外部干扰；②频谱分析仪需设置合适的分辨率带宽（RBW≤100Hz）和视频带宽（VBW≤RBW/10）以准确捕捉低相位噪声；③使用参考时钟源的抖动应≤被测PLL的1/10（如选用RMS抖动≤10fs的OCXO）；④需验证PLL在不同电压（1.0V~1.2V）、温度（-40℃~125℃）下的抖动变化，确保全工作范围达标。

二、模拟电路测试（共3题）

4.某24位Δ-ΣADC（AD7794）用于工业称重传感器信号采集，要求测试其积分非线性（INL）和微分非线性（DNL）。请设计测试方案，包括测试设备、连接方式及数据处理方法。

答案：测试方案：①测试设备：高精度直流电压源（分辨率≤10nV，温漂≤0.1ppm/℃）、低噪声运放（OPA211）构建缓冲电路、PC（安装MATLAB数据采集软件）；②连接方式：ADC参考电压引脚接5V精密基准源（LT6658），模拟输入通过缓冲电路连接电压源输出，数字接口（SPI）连接PC的USB转SPI模块；③测试步骤：a.电压源输出从0V到Vref（5V）以1LSB步长（5V/2^24≈298nV）递增，每个电压点采集100组ADC输出码；b.计算每个输入电压对应的理想码值D_ideal=V_in/(Vref/2^24)；c.INL=|D_measured-D_ideal|的最大值（单位LSB）；d.DNL=|(D_n-D_