2025年电路考试试题库及参考答案.docxVIP

2025年电路考试试题库及参考答案

1.（单选）在2025年发布的超低功耗MCU数据手册中，某引脚标注“5V-tolerant，3.3V-driven”。若该引脚被配置为开漏输出，外部上拉至5V，内部驱动级仍由3.3V供电，则下列说法正确的是

A.引脚可安全输出5V逻辑高电平

B.引脚只能输出3.3V逻辑高电平

C.引脚高电平由外部上拉决定，但内部NMOS耐压必须≥5V

D.引脚高电平由外部上拉决定，内部NMOS耐压只需≥3.3V

答案：C

解析：开漏结构的高电平由外部上拉决定，但内部下拉NMOS在关断时仍需承受5V，故其漏极耐压必须≥5V。

2.（单选）某2025年量产的GaNFET驱动器标称“0.8Ω下拉、1.2Ω上拉、峰值源/灌电流6A”。若驱动节点对地等效电容为1nF，忽略引线电感，估算其从0V上升到5V所需时间最接近

A.0.42ns

B.0.83ns

C.1.25ns

D.2.50ns

答案：B

解析：t≈ΔV·C/I=5V×1nF/6A≈0.83ns。

3.（单选）在2025年发布的RISC-VSoC中，片内LDO在轻载时自动切换至“pulse-skip”模式。若输出电压纹波允许最大10mV，负载电流1μA，输出电容200nF，则LDO进入pulse-skip的最小开关周期约为

A.2μs

B.20μs

C.200μs

D.2ms

答案：C

解析：ΔV=ΔQ/C=I·Δt/C?Δt=C·ΔV/I=200nF×10mV/1μA=2ms，但pulse-skip通常只提供约1/10能量周期，故实际周期≈200μs。

4.（单选）2025年新版USB4?V2.0规范定义“80Gb/s非对称”模式，其数据编码采用PAM3，线路符号率（baud）为

A.40GBd

B.50GBd

C.66.67GBd

D.80GBd

答案：C

解析：80Gb/s÷1.2（FEC开销）÷2（PAM3每符号1.58bit，约1.2bit/symbol）≈66.67GBd。

5.（单选）某2025年车规级同步Buck控制器，高边MOSFET导通电阻8mΩ，低边3mΩ，输入48V，输出12V/20A。若采用“谷底导通”轻载模式，当负载突降至0.5A时，估算首次触发谷底导通的开关频率最接近

A.22kHz

B.220kHz

C.2.2MHz

D.22MHz

答案：A

解析：f≈Vout/(tON·Vin)，谷底导通需等待电感电流反向，等效周期≈1/(2π√(LC))，取L=1μH、C=200μF，得f≈22kHz。

6.（单选）2025年发布的“零漂移”运放，其输入失调电压温度系数为0.002μV/°C。若该运放组成增益100的同相放大器，工作温度范围-40°C~125°C，则输出端最大漂移电压为

A.3.3μV

B.33μV

C.330μV

D.3.3mV

答案：C

解析：ΔT=165°C，ΔVos=0.002μV/°C×165≈0.33μV，乘以增益100得330μV。

7.（单选）在2025年量产的3nmCMOS工艺中，金属层M9采用“空气间隙”低k结构，其等效介电常数约2.2。若线宽20nm、厚度40nm、长度1mm，则单根线对地电容约为

A.0.8fF

B.8fF

C.80fF

D.0.8pF

答案：B

解析：C=ε0εrA/d≈8.85×10?12×2.2×(20×40×10?1?)/(20×10??)≈8fF。

8.（单选）某2025年Wi-Fi7FEM，其片上功率检测器采用“热电堆”结构，灵敏度50μV/dB。若系统需检测0.5dB功率变化，前端ADC满量程1.2V、有效位11bit，则热电堆输出需放大倍数约为

A.15

B.48

C.150

D.480

答案：B

解析：0.5dB对应25μV，ADCLSB=1.2V/211≈0.59mV，所需增益=0.59mV/25μV≈24，考虑裕量取48。

9.（单选）2025年发布的“磁通门”电流传感器芯片，量程±50A，带宽1MHz，噪声密度10nT/√Hz。若被测导线在芯片下方中心位置，耦合系数0.8，则其电流噪声有效值在1MHz带宽内约为

A.0.5mA

B.5mA

C.50mA

D.0.5A

答案：B