加法器实验报告.docx

数字电路与规律设计试验报告

试验三加法器的设计与仿真

一、试验目的

生疏QuartusⅡ仿真软件的根本操作，用规律图和VHDL语言设计加法器并验证。

二、试验内容

1、生疏QuartusⅡ软件的根本操作，了解各种设计输入方法〔原理图设计、文本设计、

波形设计〕

2、用规律图和VHDL语言设计全加器并进展仿真验证；

3、用设计好的全加器组成串行加法器并进展仿真验证；

4、用规律图设计4位先行进位全加器并进展仿真验证；

三、试验原理

1.全加器

全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组

合线路，称为一位全加器。一位全加器可以处理低