简单数字频率计设计.pptVIP

第1页，共16页，星期日，2025年，2月5日实验4：5位数字频率计设计实验目的：（1）利用VerilogHDL行为描述的方法，设计一个简单的数字频率计。（2）进一步了解、使用仿真和综合软件。实验内容和要求：一、电路框图第2页，共16页，星期日，2025年，2月5日实验4：5位数字频率计设计二、电路功能描述信号描述：输入信号：clk为1024Hz信号；sig_in为输入待测信号；reset为清零信号，当reset=1时，电路清零，reset=0时，允许计数。输出信号：out_10K为counter输出万位BCD码，位宽为4；out_1k为counter输出的千位BCD码，位宽为4。out_100为counter输出的百位BCD码，位宽为4；out_10为counter输出的十位BCD码，位宽为4。out_1为counter输出的个位BCD码，位宽为4。over_flow为计数溢出标志。当输入频率大于99999Hz时，over_flow=1,否则为0。第3页，共16页，星期日，2025年，2月5日实验4：5位数字频率计设计内部信号：gate_clk=sig_ingate.其中gate为一个周期信号，在一个周期里面，它的高电平持续时间为1s。load：在load＝1时，将counter的计数结果加以输出，否则输出不变；clear：清零信号，当counter的结果输出后，将counter清零，从而保证counter的结果是1s内sig_in的脉冲个数。Gate_clk,load和clear信号的时序关系第4页，共16页，星期日，2025年，2月5日实验4：5位数字频率计设计三、实验内容写出counter,control和f_counter的verilog描述,通过byname方式将三者连接起来；写出相应的testbench，并进行前仿真。注意输出的高位灭零；即如果结果是0123，输出显示应该为123，将最高位的“0”灭掉。第5页，共16页，星期日，2025年，2月5日实验：5位数字频率计设计设计提高适当改变电路结构，使得发生溢出时，输出的数码管都显示为“FFFFF”，并按照4Hz的速度闪烁。第6页，共16页，星期日，2025年，2月5日实验：5位数字频率计设计实验报告要求；实验报告必须至少包含下面几个内容：（1）设计流程；（2）代码；（3）至少仿真的波形。（4）综合报告内容包括net，area，power等。第7页，共16页，星期日，2025年，2月5日实验5：电子时钟设计第8页，共16页，星期日，2025年，2月5日实验5：电子时钟设计电路示意图输入部分：Reset：全局清零，高电平有效；Load：数据载入，高电平有效。（解决同一时间多次载入问题）。Clk：时钟信号。1024Hz；Model：功能选择信号；Sel：位选择信号，高电平有效；Up：调整加1信号，高电平有效；Down：调整减1信号，高电平有效。第9页，共16页，星期日，2025年，2月5日实验5：电子时钟设计输出部分：Alarm_out:闹铃信号，高电平有效；Min_10:分钟十位信号；七段LED输出；Min_1：分钟个位信号；七段LED输出；Sec_10:秒的十位信号；七段LED输出；Sec_1:秒的个位信号；七段LED输出；第10页，共16页，星期日，2025年，2月5日实验5：电子时钟设计电路功能描述：1、可以实现校时；校时时可以实现对秒，十秒，分，十分位的分别调整；2、可以实现闹铃；闹铃设置时可以分别实现对秒，十秒，分，十分位的分别调整；3、用model信号实现对电子时钟准菜单操作。4、待改动位实现闪动。如要调整十分位，则十分位的数字是闪动的。第11页，共16页，星期日，2025年，2月5日实验5：电子时钟设计第12页，共16页，星期日，2025年，2月5日