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2025年新版北理工数电试题及答案

一、选择题（每题2分，共20分）

1.二进制数1011011.101转换为十六进制数是（）

A.5B.AB.5B.5C.6B.AD.6B.5

2.逻辑函数F=AB+AC+BC的最简与或表达式为（）

A.AB+ACB.AB+BCC.AC+BCD.AB+AC+BC（无法化简）

3.某TTL与非门的关门电平UOFF=0.8V，开门电平UON=1.8V，输入低电平典型值UIL=0.3V，输入高电平典型值UIH=3.6V，则其低电平噪声容限UNL和高电平噪声容限UNH分别为（）

A.0.5V，1.8VB.0.5V，1.8VC.0.3V，1.8VD.0.5V，1.6V

4.欲用D触发器构成T触发器，需满足T=1时触发器翻转，T=0时保持原态，其驱动方程应为（）

A.D=T⊕QB.D=T·QC.D=T+QD.D=T⊕Q’

5.同步十进制计数器74LS160的CTP和CTT均接高电平，CP脉冲输入，R’D接Q3Q0（Q3为最高位），则该计数器的模值为（）

A.8B.9C.10D.11

6.某4位二进制计数器的状态转换为0000→0011→0110→1100→0000…，则其有效状态数为（）

A.3B.4C.5D.6

7.用555定时器构成的多谐振荡器，若外接电阻R1=10kΩ，R2=20kΩ，电容C=0.1μF，则振荡频率约为（）（公式：f≈1.44/[(R1+2R2)C]）

A.238HzB.333HzC.476HzD.666Hz

8.某8位D/A转换器的参考电压VREF=-5V，当输入数字量，输出模拟电压约为（）（公式：VO=-VREF·D/2^n）

A.2.5VB.2.539VC.-2.5VD.-2.539V

9.下列关于PLD器件的描述中，错误的是（）

A.PAL的与阵列固定、或阵列可编程

B.GAL的输出逻辑宏单元（OLMC）可配置为多种工作模式

C.CPLD的内部通过可编程互连线连接多个逻辑块

D.FPGA基于查找表（LUT）实现逻辑功能

10.组合逻辑电路中产生竞争冒险的根本原因是（）

A.输入信号变化B.门电路延迟C.逻辑函数存在冗余项D.输出负载过大

二、填空题（每空1分，共20分）

1.十进制数-43的8位补码表示为__________。

2.逻辑函数F=A’B’+AB的反函数F’=__________，其最简或与表达式为__________。

3.CMOS门电路的静态功耗__________（填“远大于”“近似等于”或“远小于”）TTL门电路；OC门工作时需外接__________。

4.主从JK触发器在CP=1期间若输入信号发生多次翻转，可能导致__________现象；边沿触发器仅在CP的__________（填“上升沿”“下降沿”或“高/低电平期间”）响应输入。

5.某同步时序电路的状态方程为Q2^n+1=Q1^n，Q1^n+1=Q0^n，Q0^n+1=Q2^n’，则其状态循环长度为__________。

6.用74LS161（4位同步二进制计数器）构成模12计数器，采用同步置数法（置数端LD’有效时并行加载数据D3D2D1D0），则应将进位输出RCO（Q3Q2Q1Q0=1111时为1）通过非门接LD’，并设置D3D2D1D0=__________。

7.施密特触发器的主要特点是具有__________电压传输特性，可用于波形__________和幅度鉴别。

8.某10位A/D转换器的参考电压VREF=5V，其分辨率为__________mV（保留2位小数）；若输入模拟电压为3.2V，转换后的数字量为__________（十六进制）。

9.用VHDL描述时序逻辑时，进程（PROCESS）的敏感列表应包含__________信号；若需实现同步复位，复位操作应放在__________（填“进程开始”“if语句判断时钟边沿”或“进程结束”）位置。

10.数字系统设计中，自顶向下（Top-Down）方法的核心是__________，其优点是__________（任写一点）。

三、分析计算题（共60分）

1.（12分）设计一个3位二进制数的“大数优先”编码器。要求：输入为3位二进制数A2A1A0（A2为最高位），输出为3位编码Y2Y1Y0，当输入中存在多个1时，仅对数值最大的1进行编