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1类SRAM接口说明

大赛要求myCPU封装为AXI接口，具体实现有以下两种方法：

(1)自定义内部取指、访存与AXI接口的交互信号，然后封装为AXI接口。

(2)自定义内部取指、访存与其他接口的交互辛哈，再使用转换桥转换为AXI接口。比如内部实现为类

SRAM接口，使用官方提供的类SRAM转AXI的桥来转接。

我们推荐方法一，这样可以自己对接口进行设计，以提升访存性能。大赛提供的类SRAM转AXI的桥代码参

考本目录下的cpu_axi_interface.v，效率偏低，且不支持burst传输。

在SoC_SRAM_Lite中，myCPU接口是SRAM接口，数据访问都是单周期返回的。接口简单，却也限制了

myCPU的频率。myCPU频率不能超过RAM的读写频率。

实际CPU频率是普遍高与存储器读写频率的，所以很多时候访问都是需要多个CPU周期才能返回的。为此为

SRAM接口增加地址传输握手信号addr_ok和数据传输握手信号data_ok，这样就可以实现任意周期返回数据了，

称为类SRAM接口。下表展示了类SRAM的接口信号，与2017年大赛提供的类SRAM接口定义稍有不同。

表1-1类SRAM接口信号

信号位宽方向功能

clk1input时钟

req1master—slave请求信号，为1时有读写请求，为0时无读写请求

wr1master—slave该次请求是写

size[1:0]master—slave该次请求传输的字节数，0:1byte；1:2bytes；2:4bytes。

addr[31:0]master—slave该次请求的地址

wdata[31:0]master—slave该次请求的写数据

slave—master该次请求的地址传输OK，读：地址被接收；写：地址和数据被接

addr_ok1

收

data_ok1slave—master该次请求的数据传输OK，读：数据返回；写：数据写入完成。

rdata[31:0]slave—master该次请求返回的读数据。

需要注意，不同于SRAM接口，类SRAM的地址信号(addr)是字节寻址的，其指向读写数据的

最低有效位。因而addr和size信号需配合使用，不支持3字节读写，有且只有以下类型组合。

1.addr[1:0]=2’b00时，可能的组合：

size=2’b00,size=2’b01,size=4’b10,

2.addr[1:0]=2’b01时，可能的组合：

size=2’b00

3.addr[1:0]=2’b10时，可能的组合：

size=2’b00,size=2’b01

4.addr[1:0]=2’b11时，可能的组合：

size=2’b00

wdata和rdata有效数据字节也与size与addr[1:0]信号对应，小尾端下，配合如下：

1

表1-2类SRAM接口数据有效情况

data[31:24]data[23:16]data[15:8]data[7:0]

size=2’b00,addr=2’b00---valid

s