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FPGA笔试题及详细答案

一、选择题（共10题，每题3分，共30分）

以下哪种资源不属于FPGA的核心硬件资源？（）

A.LUT（查找表）B.FF（触发器）C.DSP48D.硬盘控制器

Verilog语言中，下列哪种赋值方式属于时序逻辑赋值？（）

A.assigna=bc;B.always@(*)a=b|c;C.always@(posedgeclk)a=b;D.wirea=b^c;

FPGA设计中，“建立时间（SetupTime）”的定义是（）

A.时钟沿到来后，数据需要保持稳定的最小时间

B.时钟沿到来前，数据需要保持稳定的最小时间

C.时钟周期的最小允许值

D.数据从输入到输出的延迟时间

下列关于状态机的描述中，错误的是（）

A.摩尔（Moore）状态机的输出仅与当前状态有关

B.米利（Mealy）状态机的输出与当前状态和输入都有关

C.一段式状态机代码简洁但可读性差，不利于维护

D.三段式状态机的状态寄存器、状态转移逻辑、输出逻辑必须写在同一个always块中

为避免组合逻辑出现latch，以下做法正确的是（）

A.always@()块中所有输出变量都必须在所有条件分支下被赋值

B.用assign语句替代always@()块

C.减少组合逻辑的输入变量数量

D.增加触发器缓存中间结果

FPGA的配置方式中，哪种方式支持掉电后配置信息不丢失？（）

A.JTAG配置B.主动串行（AS）配置C.被动并行（PP）配置D.在线配置（ICR）

Verilog中，以下哪种数据类型是4态变量？（）

A.regB.wireC.integerD.logic（SystemVerilog）

时序约束中，“时钟周期约束”的作用是（）

A.定义时钟信号的电平标准B.确保所有时序路径满足时钟周期要求

C.限制时钟信号的最大频率D.设定时钟信号的占空比

下列哪种电路设计更适合FPGA实现？（）

A.复杂的模拟信号处理电路B.大规模并行逻辑电路

C.高电压大功率驱动电路D.连续时间信号采样电路

Verilog模块中，input端口的默认数据类型是（）

A.regB.wireC.integerD.tri

二、填空题（共5题，每题4分，共20分）

FPGA中，LUT的本质是__________，常用的LUT有__________位（填位数，如4/5/6）。

组合逻辑电路的输出仅取决于__________，时序逻辑电路的输出还取决于__________。

Verilog中，阻塞赋值的符号是__________，非阻塞赋值的符号是__________，时序逻辑设计中应使用__________赋值。

时序分析中的“关键路径”是指__________的路径，其延迟决定了电路的__________。

FPGA设计流程主要包括：需求分析→→代码编写→→综合→布局布线→时序分析→下载验证。

三、简答题（共3题，每题10分，共30分）

简述Verilog中组合逻辑与时序逻辑的区别，以及设计时的注意事项。

什么是跨时钟域处理？常见的跨时钟域处理方法有哪些？分别适用于什么场景？

简述FPGA时序约束的目的和核心约束类型（至少列举3种）。

四、编程题（共1题，20分）

用Verilog设计一个同步FIFO，要求如下：

深度为16（地址位宽4位），数据位宽8位；

支持读、写操作，同步时钟clk，低电平有效的复位rst_n；

输出空标志empty、满标志full；

写使能wr_en（高有效），写数据din；

读使能rd_en（高有效），读数据dout；

禁止写满时写操作、读空时读操作（避免溢出/下溢）。

答案及解析

一、选择题答案

D解析：FPGA核心资源包括LUT、FF、DSP48、BRAM等，硬盘控制器是外设接口资源，不属于FPGA内置核心资源。

C解析：时序逻辑需时钟触发，非阻塞赋值（=）用于时序逻辑；assign和always@(*)均为组合逻辑，阻塞赋值（=）用于组合逻辑。

B解析：建立时间是时钟沿到来前数据需保持稳定的最小时间；保持时间是时钟沿到来后数据需保持稳定的最小时间。

D解析：三段式状态机将状态寄存器、状态转移逻辑、输出逻辑分写在三个always块，可读性和可维护性更强。

A解析：组合逻辑always@(*)块中若输出变量未在