Synplify-pro综合专业知识讲座课件.pptVIP

Synplifypro综合专业知识讲座;内容;

什么是综合？;IC设计中的综合

;IC设计中的综合;综合约束;二Synplifypro综合;三、基本概念;综合;工程文件

工程文件*.prj以tcl的格式保存以下信息设计文件约束文件综合选项的设置情况等

Tcl脚本

TclToolCommandLanguage是一种非常流行的工业标准批处理描述语言常用作软件应用的控制

应用Synplify的Tclscript文件设计者可以用批处理命令的形式执行一个综合也可以一次执行同一设计多个综合尝试不同的器件不同的时延目标不同的约束条件Synplify的script文件以*.tcl保存

;约束文件

约束文件采用Tcl，以（*.sdc）保存用来提供设计者定义的时间约束、综合属性、供应商定义的属性等。

约束文件既可以通过SCOPE创建编辑，也可以使用正文编辑器创建编辑。可被添加到在工

程窗口的代码菜单中，也可以被Tclscript文件调用。

宏库

Synplify在它内建的宏库中提供了由供应商给出的宏模块比如一些门电路计数器寄存器I/O模块等你可以把这些宏模块直接例化到你的设计中去

;属性包

Synplify为VHDL提供了一个属性包，在Synplify_install_dir/lib/vhd/synattr.vhd。内容有时间约束，如对黑匣子的时间约束，供应商提供的一些属性，还有一些综合属性以帮助你实现你的综合目的。使用时只需在VHDL源文件的开头加入以下属性包调用语句

librarysynplify;

usesynplify.attributes.all;

;四、用户界面;五、工程流程;1创建工程—使用projectwizard;工程名;;1创建工程---使用工具栏快捷按钮;方法二;方法三;2）添加文件;2源代码错误检查;综合检查;3使用rtl观察编译结果

执行run/compileonly命令;4使用scope设计综合约束文件;SCOPE窗口;2)ClocktoClock

说明不同时钟间沿到沿的延迟,可以用来定义不同时钟

控制的触发器之间的最大允许延迟说明一条时钟间的

FalsePath或是描述一个不对称占空情况的时钟

Clock1说明第一个时钟的名字

Edge1说明是第一个时钟的上升或下降沿

Clock2说明第二个时钟的名字

Edge2说明是第二个时钟的上升或下降沿

Value说明两个沿之间的延迟值或falsefalse选项指定两个沿之间的路径将被被忽略

;3)Input/Output

建立FPGA的I/O端口与外部环境界面的模型,缺省的FPGA外部延迟???0

Port说明端口名

Type说明端口类型Input或Output

ValueImproveRoute等与前面的相同或类似

4)Registers

这个约束的目的是按照给定的时间缩短进入一个寄存器或由其输出的路径延迟

Type说明是输入路径还是输出路径

Object说明指定寄存器的名字

其他如ImproveRouteUnits等与前相同或类似

;5MulticyclePaths

说明通过寄存器的多时钟周期路径通过这项约束你可

以为输入或由一个寄存器输出的或是通过一条连线net

的所有路径添加额外的时钟周期以放宽时间约束

Type说明路径是输入或输出指定的端口或寄存器或连线

Port/Register/Net说明指定路径时依据的端口或寄存器名

Value说明为该路径提供的全部时钟周期的总数必须是整数

Units说明Value的单位只能是个周期

其他与前相同或类似

6.FalsePath

定义在时间分析或优化忽略的路径其中Port/Register/NetType等与前相同或类似

;8.Attribute

在这里你可以说明设计属性其中Object栏和Attribute栏的下拉式菜单是同步的如果你在Object栏的下拉式菜单里选定一个对象则Attribute栏的下拉式菜单中只显示可以施加于该对象的属性反之亦然

ObjectFilter说明属性施加对象的类型你可以用这一栏筛选和选择对象

Object说明施加属性的对象名

Attribute说明施加的属性

Value说明所施加属性的值

ValType说明属性值的正确类型

Description包含关于该属性的一个简短描述

其他与前相同或类似

;9.Other

这一栏是为了让高级用户输入新近支持的约束文件命令这些命令优化和时间分析并不支

持的但是他们会被作为约束传递给布局布线工具

;4设置综合优化参数;（2）优化参数选项;Pipelining

–将较大的组合逻辑用寄存器分割成