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FPGA面试高频题及详细答案

一、基础原理类

题目：FPGA和CPLD的核心区别是什么？实际项目中如何选择？

答案：核心区别集中在存储结构、资源规模和适用场景：

存储结构：FPGA以SRAM为配置单元，掉电丢失配置信息，需外接PROM；CPLD用EEPROM/Flash存储配置，掉电不丢失。

资源特性：FPGA逻辑单元（LE/CLB）数量多，适合大规模时序逻辑（如处理器、接口协议）；CPLD宏单元少但I/O引脚占比高，组合逻辑能力强，适合简单控制逻辑（如地址译码、按键防抖）。

选择原则：需要复杂时序、大资源（如DDR3控制器、PCIe接口）选FPGA；追求低成本、掉电保持、简单控制（如工业控制中的IO扩展）选CPLD。

题目：FPGA的配置模式有哪些？常用的是哪种？

答案：主流配置模式分主动和被动两类：

主动模式：FPGA主动读取外部存储（如SPIFlash）完成配置，常用“主SPI模式”（最普遍，成本低、稳定性高，适合量产产品）。

被动模式：外部控制器（如MCU）主动将配置数据写入FPGA，包括JTAG模式（调试/小批量烧写）、从并行模式（高速配置，适用于对启动时间敏感的场景）。

常用场景：量产产品优先主SPI模式；研发调试用JTAG模式。

二、Verilog编程类

题目：阻塞赋值（=）和非阻塞赋值（=）的区别？实际编程中怎么避免时序错误？

答案：核心区别在执行机制和适用场景：

阻塞赋值：顺序执行，赋值语句完成后才执行下一条，仿真时立即更新变量值，适合组合逻辑（如assign语句、always@(*)块）。

非阻塞赋值：并行执行，所有赋值语句同时计算右侧值，仿真结束时统一更新左侧，适合时序逻辑（如always@(posedgeclk)块）。

避错原则：①时序逻辑（带时钟）用非阻塞赋值，组合逻辑用阻塞赋值；②同一变量不能在多个always块中赋值；③避免在一个always块中混合两种赋值方式（会导致仿真与综合结果不一致）。

题目：编写一个同步FIFO的核心模块（要求含满/空判断、读/写指针），说明设计要点。

答案：核心模块代码框架及设计要点：

modulesync_fifo#(

parameterDEPTH=16,//FIFO深度（2的幂次）

parameterWIDTH=8//数据宽度

)(

inputclk,

inputrst_n,

inputwr_en,//写使能

input[WIDTH-1:0]wr_data,

inputrd_en,//读使能

outputreg[WIDTH-1:0]rd_data,

outputregfull,

outputregempty

);

//内部信号

reg[WIDTH-1:0]fifo_mem[0:DEPTH-1];//FIFO存储单元

reg[$clog2(DEPTH):0]wr_ptr;//写指针（多1位用于满判断）

reg[$clog2(DEPTH):0]rd_ptr;//读指针（多1位用于空判断）

//写操作

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)begin

wr_ptr=0;

endelseif(wr_en!full)begin

fifo_mem[wr_ptr[$clog2(DEPTH)-1:0]]=wr_data;

wr_ptr=wr_ptr+1;

end

end

//读操作

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)begin

rd_ptr=0;

rd_data=0;

endelseif(rd_en!empty)begin

rd_data=fifo_mem[rd_ptr[$clog2(DEPTH)-1:0]];

rd_ptr=rd_ptr+1;

end

end

//满/空判断（关键）

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)begin