第二章微处理器的结构概述.pptVIP

2.6.1段和偏移实模式寻址存储器的机制是“段加偏移”。这里，段是指由16位段寄存器所指定的20位段基地址，偏移是指由指令直接给定或由寄存器与位移量计算的偏移地址，因此，实模式存储单元的地址都是由段基地址加偏移地址组成的。装入段寄存器内的16段地址可定义任何64KB存储器段的20位段基地址（起始地址）；偏移地址用于在64KB存储器段内选择任何一个地址单元。第93页，共140页，星期日，2025年，2月5日第94页，共140页，星期日，2025年，2月5日段和偏移（续1）实模式下的16位段地址存放于16位的段寄存器CS、DS、SS和ES中。所以，对于当前运行的程序来说，它可以从由4个段寄存器给出的逻辑段中提取代码和存取数据。若程序要从另外的段而不是当前可寻址的段中存取信息，则它必须首先要改变对应的段寄存器的内容，将其设置成所要存取的那个段的段地址。例：假定段地址为2000H，偏移地址为3000H，则微处理器将寻址存储单元23000H。有时，将段地址和偏移地址的组合写成另一种形式，如上例中的段加偏移就可以写成为2000:3000，它表示段地址为2000H，偏移地址为3000H。 第95页，共140页，星期日，2025年，2月5日2.6.2默认段寄存器和偏移寄存器微处理器中有多个段寄存器以及多个可用于存放偏移地址分量的寄存器，为了使“段加偏移”有一定的规律性，设计者对微处理器在访问某个段时该使用哪个相应的段寄存器和偏移寄存器来分别存放段地址和偏移地址制定了一套规则。该规则定义了各种寻址方式中段地址寄存器和偏移地址寄存器的组合方式（实模式和保护模式均适用）。代码段寄存器总是和指令指针组合用于寻址代码段中程序的下一条指令。这种组合是CS:IP还是CS:EIP取决于微处理器是处理16位指令还是处理32位指令。在寻址堆栈段时是另一种默认的组合。其组合形式为SS:SP(SS:ESP)或SS:BP(SS:EBP)。第96页，共140页，星期日，2025年，2月5日默认段寄存器和偏移寄存器(续)有关Intel微处理器默认段寄存器和偏移寄存器的约定规则，参见下表。返回第97页，共140页，星期日，2025年，2月5日2.6.3“段加偏移”寻址机制允许重定位“段加偏移”寻址机制允许重定位（或再定位）是一种重要的特性。重定位定义：指一个完整的程序块或数据块可以在存储器所允许的空间内任意浮动并定位到一个新的可寻址的区域。第98页，共140页，星期日，2025年，2月5日（3）80486芯片内包含有与片外80387功能完全兼容且功能又有扩充的片内80387协处理器（浮点运算单元FPU）。（4）80486采用了猝发式总线（BURSTBUS）的总线技术，有效地提高了CPU与存储器之间的数据交换速度。（5）从程序人员看，80486与80386的体系结构几乎一样。80486CPU与Intel现已提供的x86系列微处理器在目标代码一级完全保持了向上的兼容性。（6）80486CPU支持多处理器系统。 80486的主要结构与性能特点（续）返回第61页，共140页，星期日，2025年，2月5日80486具有80386的所有功能，如硬件支持页式存储管理，段式存储管理，DEBUG功能、自测试功能、3种工作模式、4级特权级、多任务、流水线指令执行方式和32位的整数算术逻辑运算等等。此外，还具有很强的抑制病毒感染的能力第62页，共140页，星期日，2025年，2月5日2.4.4Pentium微处理器Pentium简称为P5或80586，也称为奔腾。由于采用了亚微米级的CMOS技术进行CPU设计，使Pentium芯片的集成度达到310万个晶体管/片，并使原来被置于片外的单元（如数学协处理器和cache等）可以集成到CPU芯片内，因而能显著提高处理速度。此外，Pentium还采用了特殊CAD方法设计的多级金属夹层技术。Pentium微处理器概述Pentium体系结构示意图Pentium的体系结构Pentium体系结构中的新技术特点返回第63页，共140页，星期日，2025年，2月5日 由于Pentium采用了亚微米级的 CMOS技术进行CPU设计，使芯片的 集成度达到310万个晶体管/片，并使 原来被置于片外的单元如数学协处理 器和cache等可以集成到CPU芯片内， 因而能显著提高处理速度。此外， Pentium还采用了特殊CAD方法设计 的多级金属夹层技术。虽然Pentium采 用了许多新的设计方法，但仍与过去 80x86系列CPU兼容。Pentium微处理器概述返回第64页，共140页，星期日，2025年，2月5日Pen