数字集成电路实验报告——一位、四位加法器设计与实现.pdfVIP

数字实验报告3.5.7——一位、四位加法器

14电子

一、RTL结构

可见和3.5.6结构相同，点开其中一个一位加法器可以看到结构：两个

小加法器分别代表两个“+”函数，而3.5.6使用了自带的加法器模型。

二、RTL波形

结果和3.5.6的完全一样。

三、源代码

（1）一位加法器

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_arith.all;

useieee.std_logic_unsigned.all;

entityadder1is

port(a1,b1,cin1:instd_logic;

sum1,cout1:outstd_logic

);

endentityadder1;

architectureex1ofadder1is

数字实验报告3.5.7——一位、四位加法器

14电

一、RTL结构

可见和3.5.6结构相同，点开其中一个加法器可以看到结构：两个小加法

器分别代表两个“+”函数，而3.5.6使用了自带的加法器模型。

二、RTL波形

结果和3.5.6的完全一样。

三、源代码

(1)一位加法器库ieee；使

_

用ieee.stdlogic_1164.all;使

__

用ieee.stdlogicarith.all;使

__

用ieee.stdlogic

unsigned.all;实体adder1是

port(a1,b1,cin1:instd_

logic;sum1,cout1:outstd_

logic);结束实体加法器1；

adder1的架构ex1是

signalsint:std_logic_vector(1downto0);

signalaa,bb:std_logic_vector(1downto0);

begin

aa=0a1;

bb=0b1;

sint=aa+bb+cin1;

sum1=sint(0);

cout1=sint(1);

endarchitectureex1;

（2）四位加法器

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_arith.all;

useieee.std_logic_unsigned.all;

entityaddercomis

port(a,b:instd_logic_vector(3downto0);

sum:outstd_logic_vector(3downto0);

cin:instd_logic;

cout:outstd_logic

);

endentityaddercom;

architecturecomofaddercomis

componentadder1is–adder1结构

port(a1,b1,cin1:instd_logic;

sum1,cout1:outstd_logic

);

endcomponentadder1;

signals1,s2,s3:std_logic;--中间信号

begin

G1:adder1portmap(a1=a(0),b1=b(0),cin1=cin,sum1=sum(0),cout1=s1);

G2:adder1portmap(a1=a(1),b1=b(1),cin1=s1,sum1=sum(1),cout1=s2);

G3:adder1portmap(a1=a(2),b1=b(2),cin1=s2,sum1=sum(2),cout1=s3);

G4:adder1portmap(a1=a(3),b1=b(3),cin1=s3,sum1=sum(3),co