可编程逻辑器件81概述82可编程逻辑器件的基本结.pptVIP

图8.6.2Spartan系列器件的基本结构示意图编程输入/输出功能块IOB围绕来实现。其中CLB提供引脚到内部信号线的接口；布线通道则提供CLB和IOB的互连通道。 Virtex系列器件的基本结构示意图如图8.6.3所示，可配逻辑块(CLB)提供构造逻辑的功能单元，输入/输出块(IOB)提供封装引脚到CLB的接口，CLB之间的互连通过布线矩阵GRM(GenEralRoutingMatrix)来完成。GRM是一个由水平和垂直布线通道节点构成的布线开关阵列。图8.6.3Virtex系列器件的基本结构示意图8.6.2可配置逻辑块（CLB）结构 可配置逻辑块(CLB)是FPGA的核心一、XC3000的可配置逻辑块(CLB)结构 XC3000系列的CLB结构如图8.6.4所示。 由图可知，XC3000系列的CLB由三部分组成：一个组合逻辑块、两个触发器存储单元和一组内部连线控制逻辑。组合逻辑块有5个输入变量，其内部是静态存储阵列SRAM，每个静态存储单元电路如图8.6.5所示。图8.6.5中，两个CMOS反相器构成一个静态存储单元，MOS管构成图8.6.4XC3000系列的CLB结构图8.6.5FPGA的静态存储单元电路三态输出门。平时，MOS管不导通，存储单元与数据线之间呈高阻状态，保证存储单元不受数据线的影响。当需要读出或写入时，MOS管导通，用于将数据线上的信息存入存储单元(称为写入)，或者将存储单元的内容送至数据线输出(称为读出)。 每个CLB根据内部连线控制不同，可配置成三种不同模式：F模式、FG模式和FGM模式. 在F模式中，F和G输出同一个函数，其5个输入变量：A、D、E以及由程序控制选择的B或QX和QY以及C或QX和QY。 在FG模式中，F和G各输出一个函数，其输入变量均为4个：A，B或QX和QY中一个，C或QX和QY一个，D、E中一个。具体选哪一个变量由编程决定。 在FGM模式中，F和G输出同一个函数，组合逻辑块输出的两个4变量(A、D，B或QX和QY中一个，C或QX和QY一个)逻辑函数F’和G’，经二选一数据选择器输出，其中E为二选一数据选择器控制端信号。 由图8.6.4可知，XC3000系列CLB的输出端X、Y可以由程序控制选择F端或G端直接输出,称为组合型输出。也可以经过触发器由触发器Q端输出，称为寄存器输出。 图8.6.6是XC3000系列CLB的三种配置模式示意图。图8.6.6XC3000系列CLB的三种配置模式二、XC4000的可配置逻辑块CLB结构 XC4000系列的CLB结构如图8.6.7所示。它有三个组合逻辑块(F’、G’和H’)，其中F’和G’是两个独立的4输入函数发生器,可实现F1～F4、G1～G44变量任意逻辑函数。函数发生器(H’)可实现F’、G’和H1三输入的任意逻辑函数。三个组合逻辑块(F’、G’和H’)可实现9变量逻辑函数。两个D触发器共用一个时钟信号，时钟信号允许选择高电平或低电平有效，输入信号可以在F’、G’、H’以及直接输入信号DIN中选择，时钟使能EC端和直接置位／复位端S／R受程序控制。图8.6.7XC4000系列的CLB结构三、Spartan系列器件的可配置逻辑块(CLB)结构 Spartan系列器件的可配置逻辑块(CLB)结构如图8.6.8所示。从图中可以看出，CLB中包含三个用做函数发生器的查找表(F-LUT、G-LUT和H-LUT)、两个触发器和两组信号数据选择器. CLB的输入端有四个数据选择器，如图8.6.9所示，四个全局控制信号(C1～C4)通过这些数据选择器驱动CLB内部的四个控制信号(H1、DIN、SR和EC)。图8.6.8Spartan系列器件CLB结构图8.6.8CLB全局控制信号接口 每个CLB的函数发生器(F-LUT和G-LUT)可被配置成随机存取存储器(RAM)。存储器的配置有两种模式：单端口RAM和双端口RAM。这两种模式中，写操作均为同步(边沿触发)，读操作均为异步的。单端口RAM的逻辑图如图8.6.10所示。CLB单端口RAM有三种配置方式：16×1位，(16×1位)×2和32×1位。单端口RAM信号如表8.6.1所示。