第四章存储器.pptVIP

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例4.1解答过程(1)写出对应的二进制地址码A15A14A13A11A10A7A4A3A00110000000000000…01100111111111112K*8位0110100000000000…01101011111111111K*8位(2)确定芯片的数量及类型ROM1片2K*8位RAM2片1K*4位第62页,共97页,星期日,2025年,2月5日(3)分配地址线0110000000000000…01100111111111110110100000000000…0110101111111111A15A14A13A11A10A7A4A3A02K*8位1K*4位1片ROM2片RAMA10A0~接2K*8位ROM的地址线A9A0~接1K*4位RAM的地址线(4)确定片选信号CBA第63页,共97页,星期日,2025年,2月5日例4.1CPU与存储器的连接图2K*8位ROM1K*4位RAM1K*4位RAMA14A15A13A12A11A10A9A0…D7D4D3D0WRMREQY5Y4………PD/ProgrG1G2AG2BCBA………第64页,共97页,星期日,2025年,2月5日例4.2假设同前,要求最小4K为系统程序区,相邻8K为用户程序区(1)写出对应的二进制地址码(2)确定芯片的数量及类型1片4K*8位ROM2片4K*8位RAM(3)分配地址线A11~A0接ROM和RAM的地址线(4)确定片选信号第65页,共97页,星期日,2025年,2月5日例4.3设CPU有20根地址线和16根数据线,并用IO/M#作为访存控制信号,RD#为读命令,WR#为写命令。CPU可通过BHE和A0来控制按字节或字两种形式访存(如下表所示)。要求采用图所示芯片,门电路自定。试回答:(1)CPU按字节访问和按字访问的地址范围各是多少?(2)CPU按字节访问时需分奇偶体,且最大64KB为系统程序区,与其相邻的64KB为用户程序区。写出每片存储芯片所对应的二进制地址码。(3)画出对应上述地址范围的CPU与存储芯片的连接图。第66页,共97页,星期日,2025年,2月5日CPU访问形式与BHE和A0的关系BHEA0访问形式00110101字奇字节偶字节不访问Ai‥‥‥A0PGM#OE#CE#Dj‥‥‥D0‥‥‥‥‥‥64K×8位32K×8位32K×16位GG2A#G2B#CBAY7#Y6#Y5#Y0#74LS138︰︰第67页,共97页,星期日,2025年,2月5日例题4.3CPU与存储芯片的连接图IO/M#A19A18A17A16BHEA0A15A1D15D8D7D0RD#WR#GG2A#G2B#CBAY6#Y5#Y4#Y2#Y1#Y0#&PGM#OE#CE#WE#OE#CE#WE#OE#CE#ROM1RAM2RAM1PGM#OE#CE#ROM2≥1≥1≥1≥1﹕﹕﹕VCCVCC第68页,共97页,星期日,2025年,2月5日第一组第二组第三组第四组②Intel2114RAM矩阵(64×

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