DDR SDRAM：SoC低成本高复杂度片外存储器解决方案.doc

DDR SDRAM：SoC低成本高复杂度片外存储器解决方案 几乎所有人都知道，用于桌面计算机和便携计算机的DRAM存储器产品与本白皮书所讨论的片外DRAM完全相同。事实上，全部DRAM产量中的约90%用在计算机上，其它10%当作了系统级芯片（SoC）的片外存储器来使用，这就象将方木钉打入圆孔一样地不适合。随着要求配备与外部存储器接口的SoC设计方案的数量增加，现化化的DDRn SDRAM存储器接口（DDR、DDR2、DDR3）提供了可靠的供货能力、高存储容量、低成本和合理的通道带宽，但却存在使用不便的接口以及复杂控制器方面的问题。 面对内部DRAM阵列所导致的独特指令结构，且要求在设计方案内加入代表当前先进水平的DRAM接口时，SoC设计人员就会将这个任务视为畏途。本白皮书对SDRAM的历史进行了简短介绍，并探讨了实施DDRn控制器和PHY的设计考虑要素，并描述了如何采用完整的IP解决方案来帮助加快产品上市周期和降低成本。 SDRAM历史简介 尽管存储容量上也发生了令人惊奇的进步，但商品DRAM在过去15年来的演化让接口峰值带宽以远大于2000%的系数增加（请参见图1）。虽然任何人都不能违背物理学的基本规律而对基本随机存取操作的延迟现象做出类似程度的提升，但通过增加引脚带宽以及在脉冲猝发下访问数据的能力，能够减少一部分存储器相对于典型处理器对于更高速存储器带宽永无止境的需求之间的差距。在这段发展期内，被称为JC42的美国电子器件工程联合委员会（JEDEC）一直是商品DRAM的行业标准的制订机构。 在1993年下半年，JEDEC发布了最初的SDRAM标准，这个标准最终变成了后来称为“PC100 SDRAM”的标准。通过将SDRAM的时序参数推到实际极限时，PC133 SDRAM出现了，它将通道频率增加到了133MHz，数据速率增加到了133Mbps。 图1 峰值带宽与DRAM类型对比 Peak…峰值带宽 在20世纪90年代末，JEDEC制订了一份内容扎实的DRAM发展路线图。从1996年起至2000年6月为止，JEDEC制订了DDR（双倍数据速率） SDRAM规格（JESD79）。为了为那些要求更高带宽的系统提供明显性能提升，DDR SDRAM在PC100和PC133 SDRAM上做出了更显著的改进，包括双边沿时钟触发（a.k.a.双倍数据速率或DDR时钟触发）、源同步双向脉冲（strobe)、SSTL_2低电压信号，并结合了内部延迟锁定环（DLL）。随后在2003年之前，（JESD79-2）制订了DDR2 SDRAM规格，提供了高达800Mb/s的引脚带宽，是DDR SDRAM的2倍。 在DDR和DDR2 SDRAM标准制订过程中，工程师们的焦点更多地放在整体的系统时序预算上以及一些可以用于解决限制性能关键性问题的领域上。DDR时钟信号发生方式是一个广为认可的可提高带宽的概念，并同时避免采用更高频率的时钟（虽然这个概念确实将更多重点放在对时钟信号占空比的要求上）。也许，DDR和DDR2 SDRAM标准中最有价值的要素是采纳了源同步时钟信号以及加入了一个片内DLL（或同等电路）来消除用于满足存取时间规格的时钟插入延迟。 2007年6月，JEDEC分布了DDR3 SDRAM标准（JESD79-3）。而提供高达1600Mbps的引脚带宽要求对DDR2标准做出多项新的改进，包括精密输出驱动电路以及通过一个外部校准电阻器提供的ODT阻抗控制方式，还有在控制器内采用写均衡以便配合DIMM所使用的“飞越式（fly by）”布线方式。此外，DDR3标准包含了一个内部多用途寄存器，这个寄存器让DRAM能够发送标准数据模式至存储器控制器，这些模式将用于系统校准用途，例如精密地将数据选通信号的发生时刻调整到数据眼的中心。 保持DRAM的简洁性，将复杂部分放在控制器内 随着同步DRAM标准化工作的完成，有多项关键性的决定最终导致了DDRn SDRAM存储器控制器设计方案的复杂化。其中第一个决定涉及在DRAM内使用片内延迟锁定环（DLL）。DLL或同等电路事实上于90年代末期在一些单数据速率的SDRAM设计中首次出现，目的在于消除时钟引脚与数据输出缓存器之间的部分时钟插入延迟现象。运用DLL电路来减少时钟规格（tAC）所规定的数据存取时间能够显著地改善时序预算情况。但是，绝大多数的DRAM供货商都能够生产出性能足够优秀的部件，从而无需使用DLL，因此，那些原来依赖 DLL的供货商也迅速跟上了这个趋势，修改了自己的设计，设法在没有DLL的情况下满足要求。在制订DDR SDRAM标准时，因为在DDR SDRAM所要求使用的时钟频率下，时钟插入延迟属于不可克服的问题，所以要求在设计时采用DLL电路。而在DDR SDRAM内加入DLL或等效电路后，就要求在输出