1_100s计时器的FPGA实现_SCAU工程EDA课程设计.doc

可编程逻辑器件电路设计 课程设计报告 1/100计时器的FPGA实现 摘 要 高精度计时器常用于体育竞赛及各种要求有较精确定时的技术领域。通常，采用中规模集成电路即可实现高精度计时器的设计。 本项研究将基于新一代硬件描述语言(HDL)、采取ASIC(专用集成电路)设计方法，实现1/100s计时器的前端设计。本计时器包括5个模块：消抖模块、时钟分频模块、开关及控制模块、时钟定时模块、 显示模块，以完成1/100s计时器所界定的功能。 在消抖模块中，将产生消除抖动后的RST0(复位脉冲输出)和EN0(启/停脉冲输出)。时钟分频子模块。clk_div实际上是一个用计数器进行分频的分频电路，得到用于计时的100Hz脉冲信号和消除抖动的25Hz脉冲信号。控制子模块是根据计时器的工作状态，控制是否输出计数允许信号enable，它用于控制计数子模块的计数工作。计时子模块是一个定时计数器，用来产生要显示的5位计时信息，当使能信号enable有效时计数器使能或暂停。计时器显示模块的输入信号为计时模块输出的计时信息；它的输出信号是WEI和DIG，驱动用于计时显示的5个LED七段显示数码管。在输出信号中，由于六进制计数器循环计数，LED四段显示数码管循环点亮来显示计时器的计时输出。 对各个功能模块进行硬件描述以后，然后采用新一代可编程逻辑器件开发软件平台Quartus II，进行逻辑功能仿真与时序验证，并在FPGA开发板上进行了综合和适配。 关键词：计数器 HDL 集成电路设计 仿真 1.方案比较与选择 1 1/100s计时器的功能描述 1 2.底层文件仿真与分析 6 2.1 底层文件简介 6 2.1.1 消抖模块 9 2.1.2 时钟分频模块 10 2.1.3 控制模块 11 2.1.4 计时模块 12 2.1.5 扫描模块 13 2.2 底层文件仿真与分析 14 2.2.1计时模块的时序仿真 14 2.2.2 控制模块的时序仿真 14 3.顶层文件仿真与分析 16 3.1使用Quartus II 9.0自带仿真器对设计进行仿真 16 3.1.1 计时器的顶层设计 16 3.1.2 顶层模块的时序仿真与分析 16 4.硬件验证分析 17 4.1 FPGA开发板简介 17 4.2 综合和配置 19 ABSTRACT 22 附录（源代码） 24 1.方案比较与选择 1/100s计时器的功能描述 这里将要讨论的计时器的工作流程如下图所示，功能描述如下： 图1-1计时器的工作流程图 (1)要求设置复位开关。当按下复位开关时，计时器清零并做好计时准备。在任何情况下只要按下复位开关，计时器都要无条件地进行复位操作，即使是在计时过程中也要无条件地进行清零操作。 (2)要求设置启/停开关。实际上启/停开关的使用方法与传统的机械式计时器完全相同：当按下启/停开关后，将启动计时器并开始计时;当再次按下启/停开关时，将终止计时器的计时操作。 (3)要求计时精度大于0.01s。在体育竞赛中运动员的成绩计时是以0.01s为最小单位的，因此要求设计的计时器能够显示0.01s的时间。 (4) 计时器的最长计时时间为2分钟，需要一个51分59.99秒 (5)要求有电源复位信号的系统上电复位电路。 2. 根据上面对计时器的功能描述，可以对该计时器的输入和输出电路进行以下推理。首先来对计时器的输入电路进行描述： (1)首先要按下复位开关RST进行计时器的复位清零操作，使计时器作好计时准备。 (2)当做好计时准备后按下计时器的启/停开关EN，计时器开始计时，计时器的最小计时单位是0.01s;计时完毕后再按一下计时器的启/停开关EN，这时将终止计时器的计时操作。 (3)由于计时器的计时精度为0.01s，所以提供给计时器内部定时的时钟信号频率应该大于100Hz。这里取20MHz，所以该计时器还应该有一个100Hz的时钟输入信号clk。 3. 计时器的输出电路可以描述为： (1)由于计时器的最长计时时间为1分59.99秒，因此需要一个5位的显示器。这样，在设计中就需要一个五条输出线，用来选通指定的一位LED七段显示数码管。 (2)显示器的每一位都采用LED七段显示数码管进行显示，因此输出电路要有七条输出线连接在LED七段显示数码管上。 4. 对计时器的输入和输出电路进行推理以后，就可以很容易地给出计时器的输入和输出信号。首先给出计时器的输入信号： (1)外部时钟信号clk; (2)复位开关信号RST：用于对计时器进行清零并做好计时准备; (3)启/停开关信号。EN按下启/停开关后，将启动计时器并开始计时;当再次按下启/停开关时，将终止计时器的计时操作; 5. 输出信号的描述为： (1)LED七段显示数码管的选通信号WEI[5：0]：用于时器的6个LED七段显示数码管