EDA技术与VHDL 第9章 DSP Builder设计初步.ppt

9.7 DSP Builder的状态机设计 9.7.2 状态机设计流程 【例9-2】 IF ((pop_sig=1) AND (conut_in_sig=0)) THEN next_state <= empty_st ; ELSIF (pop_sig=1) AND (conut_in_sig / =0)) THEN next_state <= pop_not_empty_st ; ELSIF (push_sig=1) AND (conut_in_sig =250)) THEN next_state <= full_st ; ELSIF (push_sig=1) THEN next_state <= push_not_full_st ; ELSE next_state <= idle_st ; END IF ; 9.7 DSP Builder的状态机设计 图9-98 State Mahine Builder Design Rule Check页面 9.7.2 状态机设计流程 9.7 DSP Builder的状态机设计 图9-99 设定了状态机后的表格模块 9.7.2 状态机设计流程 9.7 DSP Builder的状态机设计 KX康芯科技 图9-100 仿真波形 9.7.2 状态机设计流程 9.7 DSP Builder的状态机设计 9.7.2 状态机设计流程 stop time = 400 ;empty=0; full=0; idle=0 data_out=48 stop time =900 ;empty=0; full=1; idle=0 data_out= stop time = 2000 ;empty=1; full=0; idle=0 data_out=48 stop time = 400 ;empty=0; full=0; idle=0 data_out=48 习 题 9-1 说明Matlab、DSP Builder和QuartusII间的关系，给出DSP Builder设计流程。 9-2 把图9-2设计模型通过SignalCompiler转化为VHDL文件，并用ModelSim进行功能仿真。 9-3 DSP Builder子系统模块与Simulink的SubSystem是什么关系，对于可以用SignalCompiler编译的DSP Builder子系统在 SubSystem的基础上还需要什么设置？ 9-4 在手动流程中能完成哪几个层次的仿真，各有什么作用？ 9-5 简述DDS的实现原理。 9-6 分别说明DDS的输入信号与输出正弦信号的关系，分析DDS带来的误差问题 实 验 与 设 计 实验9-1. 利用Matlab/DSP Builder设计基本电路模块实验 图9-101 正弦调制信号模型 实 验 与 设 计 实验9-1. 利用Matlab/DSP Builder设计基本电路模块实验 图9-102 正弦调制信号仿真波形 实 验 与 设 计 实验9-2 基于DSP Builder的DDS应用模型设计 图9-103 端口数据类型和位数变换后的DDS模型 实 验 与 设 计 实验9-2 基于DSP Builder的DDS应用模型设计 图9-104 数字移相信号发生器 实 验 与 设 计 实验9-2 基于DSP Builder的DDS应用模型设计 图9-105 QAM模型 实 验 与 设 计 实验9-3 编译码器设计实验 实验9-4. HIL硬件环仿真实验 9.5 数字编码与译码器设计 9.5.2 帧同步检出 （9-7） 9.5 数字编码与译码器设计 图9-72 帧同步检出模型 9.5.2 帧同步检出 9.5 数字编码与译码器设计 图9-73 bxp1m子系统 9.5.2 帧同步检出 9.5 数字编码与译码器设计 图9-74 bxn1m子系统 9.5.2 帧同步检出 9.5 数字编码与译码器设计 图9-75 帧同步的巴克码检测仿真结果 9.5.2 帧同步检出 9.6 硬件环HIL仿真设计 图9-76 插入HIL的Simulink模型硬件仿真说明图 9.6.1 HIL仿真流程 1．首先完成一个Simulink模型设计 9.6 硬件环HIL仿真设计 图9-77 扫频滤波信号发生器Simulink模型图，文件名freqsweep.mdl 9.6.1 HIL仿真流程 1．首先完成一个Simulink模型设计 9.6 硬件环HIL仿真设