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組合逻辑电路实验分析
实验四 组合逻辑电路实验分析
一、实验目的
1.掌握组合逻辑电路的分析方法与测试方法;
2.了解组合电路的冒险现象及消除方法;
3.验证半加器、全加器的逻辑功能。
二、预习要求
1.复习组合逻辑电路的分析方法;
2.复习用与非门和异或门等构成的半加器、全加器的工作原理;
3.复习组合电路冒险现象(险象)的种类、产生原因,如何消除?
三、实验原理
1.组合逻辑电路
由很多常用的门电路组合在一起,实现某种功能的电路,它在任意时刻的输出,仅取决于该时刻输入信号的逻辑取值,而与信号作用前电路原来的状态无关。
2.组合逻辑电路的分析
是指根据所给的逻辑电路,写出其输入与输出之间的逻辑函数表达式或真值表,从而确定该电路的逻辑功能。其分析步骤为:
3.组合电路的冒险现象
(1)实际情况下,由于器件的延时效应,在一个组合电路中,输入信号发生变化时,输出出现瞬时错误的现象,把这现象叫做组合电路中的冒险现象,简称险象。这里研究静态险象,即电路达到稳定时,出现的险象。可分为0型静态险象(如图4-1)和1型静态险象(如图4-2):
图4-1 0型静态险象
其输出函数Y=A+,在电路达到稳定时,即静态时,输出Y总是1。然而在输入A变化时,输出Y的某些瞬间会出现0,Y出现窄脉冲,存在有静态0型险象。
图4-2 1型静态险象
其输出函数Y=A+,在电路达到稳定时,即静态时,输出Y总是O。然而在输入A变化时,在输出Y的某些瞬间会出现1,Y出现窄脉冲,存在有静态1型险象。
(2)进一步研究得知,对于任何复杂的组合逻辑电路,只要能成为A+或A的形式,必然存在险象。为了消除险象,通常用增加校正项的方法,如果表达式中出现A+形式的电路,校正项为被赋值各变量的“乘积项”;表达式中出现A形式的电路,校正项为被赋值各变量的“和项”。
例如:逻辑电路的表达式为Y=B+AC;当B=C=1时,Y=+A,Y正常情况下,稳定后应输出1,但实际中出现了0型静态险象。这时可以添加校正项BC,则YB+AC+
BC=+A+1=1,从而消除了险象。
四、实验器件
1.TH-SZ型数字电路实验箱 2.双踪示波器YB4320G
3. 74LS00 74LS86 74LS02 4.若干导线
五、实验内容
1.分析、测试用与非门74LS00组成的半加器的逻辑功能
(1)写出图4-3的逻辑表达式
图4-3由与非门74LS00组成的半加器电路
(2)根据表达式列出真值表4.1,并写出最简函数表达式
(3)根据图4-3,在实验箱上选定两个14脚的插座,插好两片74LS00,并接好连线,A, B两输入接至逻辑开关的输出插口。S, C分别接至逻辑电平显示输入插口。按表4-2的要求进行逻辑状态的测试,将结果填入表4-2,与表4-1进行比较,看两者是否一致。
表4.2 半加器理论值 表4.2 实验测量结果
A B Y1 Y2 Y3 S C A B C D 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 S= C=
2.分析、测试用异或门74LS86和与非门74LS00组成的半加器的逻辑功能,填入表4-3
A B S C 0 0 0 1 1 0 1 1
表4.3 异或门组成的半加器
图4-4 异或门和与非门组成的半加器 S= C=
Ai Bi Ci-1 Si Si 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 1 1 1 1 3.分析、测试用异或门74LS86、与非门74S00和或非门74LS02组成的全加器的逻辑功能
图4-5 全加器逻辑电路
(1)根据逻辑电路写出全加器的逻辑函数表达式,并化为最简。
Si= Si=
(2)按图4-5连线,Ai、Bi、Ci的值按表4-4输入,观察输出Si、Si的值,填入表4.4。
4.观察冒险现象并消除
(1)按图4-6接线,当B=C=1时,A输入矩形波(f=1 MHZ以上),用示波器观察、记录Y波形。
(2)用添加校正项的方法消除险象。画出校正后的电路图,观察、记录校正后Y输出波形。
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