組合逻辑电路设计EDA.docVIP

实验二 组合逻辑电路设计 姓名：赵佳伟 学号：1002100449 一、实验目的 1、掌握组合逻辑电路设计方法。 2、掌握组合逻辑电路的静态显示测试方法。 3、比较原理图输入和文本输入的优劣。 二、实验的硬件要求 1、输入：按键开关4个，拨码开关4个 2、输出：LED灯 3、主芯片：ALTERA下载板 三、实验内容 1、用VHDL 语言输入法设计一个四舍五入判别电路，其输入为8421BCD 码，要求当 输入大于或等于5 时，判别电路输出为1；反之为0。 2、用VHDL 语言输入法设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮； 断任一开关，灯灭。设计为开关动，灯的状态改变。 3、D触发器设计。 四、实验步骤 内容1：（1）进入windows操作系统，打开MAX+PLUSⅡ10.0。 1、启动File／Project Name菜单，输入设计项目的名字。点Assign／Device菜单，选择器件(本设计全选用EPM7128) 。见图2.2.1。 2、启动菜单File／New，选择Text Editor file，打开编程编辑器，进行原理图设计输入。 图2.2.1 （2）输入代码 图2.2.2 3、保存 单击保存按钮，扩展名为.vhd，本实验中取名为：p4_5.vhd。 （3）编译 启动MAX+PLUS II＼COMPILER菜单，按START开始编译，生成.SOF和.POF等文件，以便硬件下载和编程时调用，同时生成.RPT文件，如图2.2.3。 图2.2.3 （4）仿真 1、创建波形文件： ①首先，将设计指定为当前项目。 ②创建一个波形文件。选择菜单MAX+PLUSⅡ＼Waveform Editor，打开仿真工具Waveform Editor，或选择新建一个Waveform Editor文件，将创建一个新的无标题波形文件，如图2.2.4所示： 图2.2.4 ③储存波形文件。选择File＼Save As，在File Name框中，输入相应文件名，单击OK按钮存盘。 ④设定时间轴网格大小。选择菜单Option＼Grid Size，输入时间间隔（20ns），单击OK按钮。 ⑤设定时间轴长度。选择菜单File＼End Time并输入文件的结束时间（1）。 2、选择欲仿真的引线端子： ①选择菜单Node＼Enter Nodes Nodes from SNF出现如图2.2.5所示对话框。也可在窗口空白处右击鼠标，在快捷菜单中，同样选择Enter Nodes Nodes from SNF。 ②在Type框中选中Inputs和Outputs选项，然后单击List按钮。 ③在Available Nodes﹠Groups列表中将出现所有的节点，选择所需节点，用右移键将它们移到右边的Selected Nodes﹠Groups列表中。这时出现如图2.2.6所示结果。 ④单击OK按钮完成。 图2.2.5 图2.2.6 3、编辑输入节点的仿真波形： 将输入节点的某段用鼠标选中（变黑）后，单击左边工具栏的有关按钮，进行设置，实现依次仿真出D0D1D2D3=0000~1001即0到9的波形曲线（即0~4和5~9）。编辑完成后如图2.2.7所示。 图2.2.7 4、仿真： 保存文件后，在MAX+PLUS II中选择Simulator菜单，出现Simulator对话框，如图2.2.8所示，单击Start按钮开始仿真，检查正确后，单击“确定”按钮。 图2.2.8 5、分析仿真结果 在仿真器窗口中选择Open SCF，即打开当前当前项目的仿真结果文件p4_5.scf如图2.2.9所示。经检验是正确的。 图2.2.9 （5）管脚的重新分配锁定： 启动MAX+PLUSⅡ＼FLOORPLIN EDITOR菜单命令，出现如图2.1.10所示的画面： 图2.2.10 FLOORPLAN EDITOR显示该设计项目的管脚分配，这是由软件自动分配的。用户可随意改变管脚分配。管脚编辑过程如下（见图2.2.11）： 1．按下CURRENT ASSIGNMENTS FLOORPLAN，所有的输出都会出现在UNASSIGNED NODES栏框内。 2．用鼠标按住某输入输出门名称，并拖到下面芯片的某一管脚上，松开鼠标左键，使完成一个管脚的分配。 （6）实验电路板上的连线与真值表 用拨码开关的低三位代表译码器输入(d0，d1，d2，d3)，将之与ALTERA(EPM7128SLC84—6芯片)的33，34，35，36芯片的管脚相连；用LED来表示译码器的输出，将它们与