可编程ASIC设计--信号传输模型.ppt

可编程ASIC 信号传输模型 回顾上一节课，发生了什么 解决方案一 可以规定设计者严格按照 c = b; b = a; 的顺序，即“从后级到前级”的顺序描述寄存器队列。 但是 设计者在实际设计当中如何时刻注意寄存器的先后级顺序？ 特别是设计者如何去描述如下图所示的循环移位寄存器？ 解决方案分析(1) 解决方案分析(1) 解决方案分析(2) 解决方案分析(3) 解决方案分析(4) 信号传输的延时 解决方案分析(4) 解决方案分析(4) VHDL解决方案 VHDL解决方案----Delta延时 必须等于Delta延时 信号赋值延时，不能少于Delta延时，这是前面所说的调度顺序问题能得到有效解决的保证； 此外，信号赋值的延时，不可能大于一个Delta延时(即子仿真周期的时间)，因为延时时间到达，目标信号点发生有效更新后，才可能激活下一个子仿真周期。 考虑模块合并的情况 Process( clk ) Begin if( clk’event and clk = ‘1’ ) then b = a; c = b; end if; End process; 考虑模块合并的情况 Process( clk ) Begin if( clk’event and clk = ‘1’ ) then b = a; c = b; end if; End process; 考虑模块合并的情况 Process( clk ) Begin if( clk’event and clk = ‘1’ ) then b = a; c = b; end if; End process; 考虑模块合并的情况 Process( clk ) Begin if( clk’event and clk = ‘1’ ) then b = a; c = b; end if; End process; 考虑模块合并的情况 Process( clk ) Begin if( clk’event and clk = ‘1’ ) then b = a; c = b; end if; End process; 假如给时序进程添加冗余敏感信号…… Process( b, clk ) Begin if( clk’event and clk = ‘1’ ) then b = a; c = b; end if; End process; 回头看看组合电路进程的情况 Process( a, b ) Begin b = a; c = b; End process; 回头看看组合电路进程的情况 Process( a, b ) Begin b = a; c = b; End process; 假设敏感信号量遗漏 Process( a ) Begin b = a; c = b; End process; 假设敏感信号量遗漏 Process( a ) Begin b = a; c = b; End process; 假设敏感信号量遗漏 Process( a ) Begin b = a; c = b; End process; 关于组合进程的结论 Process( a, b ) Begin b = a; c = b; End process; 关于信号赋值完成(到达)时间的说法 说法1：大部分资料上说的是，信号赋值是在进程退出时完成(到达)。 说法2：而部分资料说的是，信号赋值是在当前的子仿真周期结束时完成(到达)。 分析：说法1是从硬件的角度来看问题，其依据的前提是，进程是并行执行的； 而说法2是从底层的软件仿真来看问题，其依据的前提是，进程是串行调度(“并发”的本质)的。 从现在开始 课程开始进入设计阶段。这意味着，学习时，思维方法应该从软件模型转向硬件模型。 以后的说法，大部分是基于第一种假设(进程并行)。也就是，你可以并且应该使用纯粹的硬件思维来进行代码分析和代码设计。 但是你应该时刻注意使用底层的软件仿真思维，来思考vhdl语法背后的运行机制，这不仅可以很好地理解HDL，而且有助于你纯熟地使用任何一门语言，或者使用多语言配合来进行系统建模/仿真，特别是软件和硬件的协同建模/仿真。 例如 我们认为前面例子中，任时刻被同时激活的进程之间是并行(严格地说是“并发”)执行的。 那么思考：如何用c语言来实现前面所说的时序进程和组合