VHDL程序及仿真修改.docVIP

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2017-09-30 发布于广西
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VHDL程序及仿真修改.doc

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调制电路VHDL程序及仿真结果调制电路VHDL程序library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity modulation is port(clk?? ??:in std_logic;?? ??????????--系统时钟 ???? start ??:in std_logic;??? ?????????--开始调制信号 ???? x??? ??:in std_logic;???? ????????--基带信号 ???? y??? ??:out std_logic);?? ????????--调制信号 end modulation; architecture behav of modulation is signal q:integer range 0 to 7;?? ?????????--计数器 signal xx:std_logic_vector(1 downto 0);? ?--中间寄存器 signal yy:std_logic_vector(1 downto 0);? ?--2位并行码寄存器 signal f:std_logic_vector(3 downto 0);??? --载波f begin process(clk)??????? --通过对clk分频，得到4种相位；并完成基带信号的串并转换 begin if clkevent and clk=1 then ?? if start=0 then q=0;??? ?? elsif q=0 then q=1;f(3)=1; f(1)=0; xx(1)=x;yy=xx; ?? elsif q=2 then q=3;f(2)=0; f(0)=1; ?? elsif q=4 then q=5;f(3)=0; f(1)=1; xx(0)=x; ?? elsif q=6 then q=7;f(2)=1; f(0)=0; ?? else? q=q+1; ?? end if; end if; end process; y=f(0) when yy=11 else ?? f(1) when yy=10 else ?? f(2) when yy=01 else ?? f(3);????? ????????????????????????????--根据yy寄存器数据，输出对应的载波 end behav; 调制电路仿真结果解调电路VHDL程序及仿真结果解调电路VHDL程序library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity demodulation is port(clk???? :in std_logic;???????????? --系统时钟 ??? start??? :in std_logic;???????????? --同步信号 ??? x????? :in std_logic;????????????? --调制信号 ??? y????? :out std_logic);??????????? --基带信号 end demodulation; architecture behav of demodulation is signal q:integer range 0 to 7;??????????? --计数器 signal xx:std_logic_vector(2 downto 0);?? --加法器 signal yyy:std_logic_vector(1 downto 0);? --2位并行基代信号寄存器 signal yy:std_logic_vector(2 downto 0);?? --寄存xx数据 begin process(clk) begin if clkevent and clk=1 then ?? if start=0 then q=0; ?? elsif q=0 then q=1;yy=xx; y=yyy(0);????????? --把加法计数器的数据送入yy寄存器 ????? if x=0 then xx=001;???????? --调制信号x为低电平时，送入加法器的数据“001” ????? else xx=000; ????? end if;??????? ?? elsif q=2 then q=3;???????????? ????? if x=0 then xx=xx+001;???