[微机原理与接口技术课件]第二章8086微处理器2.pptVIP

第二章 8086/8088微处理器 微处理器的内部逻辑结构 微处理器的外部引脚及功能 存储器组织 系统配置 工作时序 第二节 外部引脚和功能 一、工作模式 8086/8088CPU有两种模式：最小模式和最大模式 最小模式 系统中只有8086/8088一个微处理器，也叫单处理器模式。所有的总线控制信号都直接由8086/8088产生。适合于较小规模的系统。 最大模式 包含两个或两个以上的微处理器，其中一个主处理器8086/8088，其他的处理器称为协处理器，8087、8089。它们是协助主处理器工作的。适合于中等规模或大型的8086/8088系统中。 二、总线的三态性和引脚复用 三态 逻辑“1”、逻辑“0”和浮空（高阻） 引脚复用 分时复用：8086CPU中，数据总线与地址总线的低16位就是分时复用的 不同模式下的复用：在最大模式和最小模式下具有不同的作用 * 8 0 8 8 地 AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK 地 地 A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK 地 Vcc(5V) A15 A16/S3 A17/S4 A18/S5 A19/S6 SS0(HIGH) MN/MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/IO(S2) DT/R(S1) DEN(S0) ALE(QS0) INTA(QS1) TEST READY RESET Vcc(5V) AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD (RQ/GT0) HLDA (RQ/GT1) WR (LOCK) M/IO (S2) DT/R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 8 0 8 6 引脚对比图  AD15～AD0（Address /Data Bus） 地址/数据复用总线 双向传输线 总线周期的T1状态输出被访问地址的低16位 T2~T4状态作为数据传输线 在中断相应周期、系统总线处于“保持响应”周期或DMA传输方式时， AD15～AD0处于高阻状态。 A19/S6～A16/S3（Address/Status） 地址/状态复用线 总线周期的T1状态输出访问地址的高4位，与AD15～AD0一起构成20位物理地址。 其它T状态为状态线，输出S3~S6状态信息。其中S6始终为低电平，指示8086/8088当前与总线相连，S5是标志寄存器FR中的中断允许标志位IF的当前状态，S4、S3组合用来指示当前正在使用的段寄存器。 S4和S3的功能 BHE/S7（Bus High Enable/Status） 数据线高8位允许/状态复用线 在总线周期的T1状态，该信号线输出低电平 信号有效，表示高8位数据线D8~D15上的数据有效 在总线周期的其它状态输出 状态信号 BHE和A0结合起来可以表示当前传送的数据在总线上以何种方式出现 BHE和AD0的代码组合和对应的操作 RD（Read） 读信号 输出、低电平有效、三态。 信号有效时，指出将要执行一个对内存或I/O端口的读操作。 具体是对存储器还是对I/O端口读，取决于的M/IO （8088中为 M/IO）的状态。 READY 准备就绪信号 输入、高电平有效。 由被访问的存储器或I/O设备发出。当 信号有效时，表示存储器或I/O设备已做好传送或接收数据的准备。 CPU在每个总线周期的T3状态检测 信号的状态，若READY为低，则在T3 和T4之间插入Tw状态，直至READY变为高，才进入T4，从而结束当前总线周期。 READY信号可以实现CPU和相对速度较慢的存储器或I/O设备之间的速度匹配。 INTR（Interrupt Request） 可屏蔽中断信号 输入、高电平有效。 当INTR有效时表示外设接口向CPU发出了中断请求信号。 CPU在每条指令周期的最后一个时钟周期检测该信号，一旦检测到INTR=1，并且中断允许标志位IF=1时，CPU在当前指令结束后，立即转入中断响应周期响应中断。 NMI（Non-maskable Interrupt） 非屏蔽中断请求信号 输入、上升沿有效。NMI信号边沿触发，正跳变有效。 非屏蔽中断请求不受IF标志位的影响，也不能用软件屏蔽。一旦监测到该信号有效，CPU在执行完当前指令后，立即转入执行非屏蔽中断处理程序。 RESET 复位信号 输入、高电平有