- 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
- 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
- 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
- 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
* 5.4 设计输入 Quartus II 软件是一种基于工程管理的系统设计软件,其设计输入方式支持原理图形式输入、文本输入、内存编辑输入、波形输入以及第三方工具产生的EDIF网表输入、VQM输入等。输入方法不同,生成的文件格式也有所不同。下图给出了不同输入方法所生成的各种文件格式: 5.1 Quartus II 综述 5.4 设计输入 1.VHDL/Verilog HDL设计输入 硬件描述语言HDL设计是大型设计中通常采用的方式。目前比较流行或通用的HDL有VHDL和Verilog HDL等。它们的共同特点是易于实现自顶向下的设计方法,易于模块划分和复用、移植性好、通用性强,具有较好的硬件平台无关性,设计不因芯片工艺和结构的改变而改变。HDL文件是纯文本文件,用任何文本编辑器都可以编辑。有些编辑器集成了语言检查、语法辅助模板等功能,给HDL设计和调试提供了极大便利。 简介几种常用的设计输入方式: 5.4 设计输入 2.AHDL设计输入 AHDL(Altera Hardware Description Language)是Altera公司开发的针对其本公司器件的硬件描述语言,只能用于Altera公司生产的FPGA/CPLD器件,其代码不能移植到其他公司的器件上(如Xilinx、Lattice等),所以通用性不强。AHDL语法简洁,是完全集成到Quartus II软件系统中的一种高级、模块化的语言,但由于其通用性差,较少被使用。 5.4 设计输入 3.模块/原理图设计输入 模块/原理图设计输入(Block Diagram/Schematic File)是FPGA/CPLD设计中经常采用的基本方法。各种EDA设计环境都包含这种输入法。原理图输入法直观、易用,可直接调用元件库中的功能模块,以原理图的方式连接。功能强大、门类齐全的设计库是原理图设计输入方式顺利实施的重要保证。而元件库通常由不同公司提供,也就具有不同的结构特点,因此,涉及在不同公司器件进行移植时,往往需要做较大改动,甚至重新设计。 5.4 设计输入 4.利用Mega Wizard Plug-In Manager生成宏功能模块/IP核 利用Quartus II 提供的Mega Wizard Plug-In Manager生成可参数化设计的宏功能模块,能够很好地整合硬件资源,同时可以降低开发难度,节约开发周期。 HDL来自不同地方,由不同语言演变而来,为了各平台之间相互装换,又推出了EDIF。它不是一种语言,而是用于不同数据格式的EDA工具之间交换数据。 5.4 设计输入 1.创建工程 在Quartus II软件中利用创建工程向导(New Project Wizard)创建一个新的工程。在向导中需要指定工作路径、工程名以及顶层实体名,同时可以指定工程中所用到的设计文件、其他源文件、用户库及第三方EDA工具,也可以在创建工程的同时指定目标器件。 (1)在Quartus II 8.0 软件的界面下,选择菜单File/New Project Wizard便弹出如下对话框: 该对话框介绍了New Project Wizard 的五项功能。这五项功能将在后续的设置页中,每一页完成一项。另外,该对话框还提示,用户可以再系统主菜单中的Assignments菜单中的Settings对话框中更改各项设置。 (2)单击Next按钮,弹出如下对话框: 在该对话框内包含了3个设置项。第一项即设置工作路径,单击右侧的 按钮,选择用户设计的工作文件夹。第二项即设置工程名,输入工程名时,系统会自动在第三栏内同步地写出相同的顶层实体名。需注意的是工程名必须与设计的顶层实体名一致,否者编译会报错。 (3)将三个设置项设置好后,如下图: 本例中将工作路径设置为C:\FPGA\XTFZ,工程名和顶层实体名设为XTFZ。 (4)设置完成后,单击Next按钮,弹出如下对话框: 在该对话框中可以将已设计好的文件加入项目中。单击File name右侧的 按钮可以选择不同路径下的设计文件,加入本工程或从本工程中移除。通过User Libraris对话框可是对库文件进行设置。本页中,要新建工程文件,所以不进行任何文件和库资源的添加。 (5)无需设置,单击Next按钮: (6)设置完成后,单击Next按钮: 在该对话框中可以指定目标芯片,Family下拉列表中选择器件系列,相应的在Available devices列表框中会列出该系列的器件型号。为了快速找到所需器件,可以通过Package封装、Pin count引脚数、Speed grade速度等级来过滤掉不符合要求的器件信号。 (7)无需设置,直接单击Next按钮: 在该对话框中可以指定第三方EDA工具。前提是这些工具软件已经安装了。
文档评论(0)