逻辑分析仪毕业设计.docx

1.逻辑分析仪模块划分 逻辑分析仪主要包括数据捕获和数据显示两大部分 逻辑分析仪原理结构 采样模块基本框图 显示模块基本框图  2.端口信号定义 信号名 定义 来源 方向 clock1 时钟信号50MHz 50MHz时钟频率振荡器 输入 clock2 时钟信号27MHz 27MHz时钟频率振荡器 输入 reset_n 复位信号，低电平有效 按键 输入 clear_n 采样清楚信号，低电平有效 输入 start 启动按键 输入 f_sel[3:0] 采样频率/周期选择信号 拨码开关 输入 model_sel[1:0] 采样模式选择信号 输入 channel_1 通道一输入信号 信号发生器 输入 channel_2 通道二输入信号 输入 channel_3 通道三输入信号 输入 channel_4 通道四输入信号 输入 trig__mod_sel[3:0] 4路信号触发通道,配置上升沿或下降沿触发 拨码开关 输入 trig_mod_all 控制触发通道工作模式:0：选择单独触发，1： 4路触发通道组成一个触发条件，同时控制4路信号输入通道 拨码开关 输入 trig_word[3:0] 设置触发字 拨码开关 输入 red_sig[7:0] VGA红色信号 VGA 输出 green_sig[7:0] VGA绿色信号 输出 blue_sig[7:0] VGA蓝色信号 输出 vga_sync VGA同步信号 输出 vga_blank VGA消隐信号 输出 vga_clk VGA时钟信号 25.2MHz 输出 vsync_sig 行同步信号 输出 hsync_sig 列同步信号 输出 表格SEQ 表格 \* ARABIC33表1顶层模块端口信号定义 f_sel[3:0]:选择100MHz、50MHz、10MHz、2MHz、1MHz、500KHz、200KHz 、100KHz、10KHz九个采样时钟频率。 model_sel[1:0]：选择Mod1、Mod2、Mod3三种采样模式。 trig_mod_all：设置触发通道工作模式。 trig_mod_all =1：4路触发通道组成一个触发条件，同时控制4路信号输入通道，由触发字产生触发信号。 trig_mod_all_out=0：选择单独触发，各路通道选择上升沿或下降沿进行触发。 trig_word[3:0] ：设置触发字序列发字。如：1010 trig__mod_sel[3:0] ：设置4路信号触发通道上升沿还是下降沿触发。  3.各模块逻辑功能实现 顶层模块基本框图 顶层下来我们分三个模块 系统模块system 包括 PLL 输出（必须用 PLL 是因为我们的输入时钟 50MHz，需要 4 倍频才能得到采样时钟 100MHz，还有 VGA的时序用需要25.2MHz，用输入时钟为27MHz的PLL来产生，那么这两个时钟都需要从 PLL 里输出）和系统复位信号的产生。 信号采集模块sample 这个模块处理和信号采集、触发模式设置、采样模式、采样频率设置等等相关的设计。 VGA显示模块vga： 这个模块完成VGA 显示驱动以及采样波形、逻辑分析仪背景图片、菜单指示的输出显示等相关设计。 系统模块system逻辑功能实现 信号名 定义 方向 clock1 时钟信号50MHz，产生9种采样频率 输入 clock2 时钟信号27MHz，产生25.2MHz的vga显示频率 输入 reset_n 复位信号，低电平有效 输入 f_sel[3:0] 采样频率/周期选择信号 输入 clk_sample 输出采样频率 输出 clk_display 输出vga显示频率 输出 rst_n 通道三输入信号 输出 系统模块端口定义 系统模块基本框图 包括两个 PLL 模块和一个分频模块和一个9选一选择模块mux PLL_1 ：输入时钟 50MHz， 输出采样时钟 100MHZ 、50MHz和10MHz高频率时钟。 分频模块：内部分频产生采样时钟2MHz 、1MHz、500KHz、200KHZ、100KHz、10KHz的低频采样时钟。 PLL_2：输入时钟27MHz 输出时钟25.2MHz 提供VGA的时序，输出clk_display。 选择模块mux：通过设置f_sel[3:0]来选择9种采样时钟，输出clk_sample 采样频率/周期可设置，由f_sel[3:0]控制。 频率/Hz 100M 50M 10M 2M 1M 500K 200K 100K 10K 周期 10ns 20ns 40ns 100ns 500ns 1us 2us 5us 100us  信号采集模块sample逻辑功能实现 信号名 定义 方向 clk_sample 采样时钟 输入 rst_n 复位信号，低电平有效