EDA技术与CPLD FPGA编程实验指导书.docVIP

附录 实验指导 第一部分 实验系统介绍 本系统主要由CPLD主芯片（或适配器）和外围的输入输出外设构成，CPLD主芯片的所有用户可用I/O口均没有固定接入，而仅以插孔的形式存在，因此用户在设计时，可根据需要定义管脚。 EPM7128S适配器说明 环绕适配器的圆插空是将芯片所有的可用插孔直接引出，插空旁的数字/标号就是芯片上被外连的管脚号（即pin number）。用户可根据适配划分后的结果，直接用连线将对应管脚号的插孔同所选外设的接口插孔相连。以下是管脚说明。 引出接线 端口标号 位置 对应EPM7128S的 引脚号（pin number） 电特性 备注 Pin12～31 适配器左侧 Pin12～31 15个I/O 可编程输入/输出 Pin33～52 适配器下侧 Pin33～52 16个I/O 可编程输入/输出 Pin54～74 适配器右侧 Pin54～74 16个I/O 可编程输入/输出 Pin12～31 4～11 适配器上侧 Pin12～31 4～11 13个I/O 可编程输入/输出 CLK1 适配器左上方 83 CLK1 全局时钟输入 CLK2 适配器左上方 2 CLK2 全局时钟输入 CLRn 适配器左上方 1 RESET 全局清零输入 OE1n 适配器左上方 84 OE 全局使能输入 时钟源 六路单独时钟，按频率范围高低排列为：CLK0CLK1CL