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预做实验报告4：AES IP核的控制模块的设计与仿真以及系统集成与仿真 一、实验目的 学会AES IP核的控制模块的设计方法以及系统集成方法。 二、实验内容 1、利用Verilog HDL设计AES IP核的控制模块。 2、利用Modelsim仿真软件对所设计AES IP核的控制模块进行功能仿真。 3、对AES IP核进行系统集成与功能仿真。 三、实验环境 PC机1台、Modelsim仿真软件1套。 四、实验步骤 1、控制模块的电路结构设计 图1 AES控制模块电路结构图 AES控制模块的外部信号如下表所示： 表1 AES控制模块的外部信号说明 信号名称 信号宽度 传输方向 信号含义 clk 1位 输入 时钟信号 rst 1位 输入 复位信号，1有效。 load 1位 输入 数据装载使能信号，用于控制输入明/密文、密钥、S盒配置数据等，1有效。 address 8位 输入 寄存器或RAM地址，用于表示明文/密文/密钥寄存器、S盒RAM单元。 keyexp 1位 输入 密钥扩展使能信号，1有效。 staenc 1位 输入 开始加密使能信号，1有效。 stadec 1位 输入 开始解密使能信号，1有效。 keyexprdy 1位 输出 密钥扩展完成标识信号，1有效。 encdecrdy 1位 输出 加/解密运算完成标识信号，1有效。 keysel 1位 输出 轮密钥选择信号，keysel=0选择密钥寄存器中的种子密钥，否则，选择经过密钥扩展变换的轮密钥。 rndkren 1位 输出 轮密钥寄存器写使能信号，1有效。 wrrndkrf 1位 输出 轮密钥寄存器堆写使能信号，1有效。 rconen 1位 输出 轮常数寄存器写使能信号，1有效。当有效时将下一个轮常数写入轮常数寄存器。 wrsben 1位 输出 向S盒写入配置数据的使能信号，1有效。 mixsel 1位 输出 选择是否进行逆列混合变换，在进行第1-9轮解密变换时为1，其余时间为0。 reginsel 1位 输出 结果寄存器输入数据选择信号。 wrregen 1位 输出 结果寄存器写使能信号，1有效。 wrpckreg 1位 输出 明文/密文/密钥寄存器的写使能信号，1有效。 keyadsel 2位 输出 密钥加操作输入数据选择信号，2’b00选择外部输入数据，2’b 01选择列混合变换的结果，2’b10选择第10轮加密变换所需的S盒输出，2’b11选择第10轮解密变换所需的S盒输出。 krfaddr 4位 输出 轮密钥寄存器堆地址，表示11个轮密钥寄存器的地址。 wrsbaddr 7位 输出 S盒配置数据的地址。 图2 AES加密状态机状态转移图 2、建立控制模块的Verilog模型 module aescontrol(clk,rst,load,address,keyexp,staenc,stadec,keyexprdy,encdecrdy,keysel,rndkren,wrrndkrf,krfaddr,rconen,wrsben,wrsbaddr,keyadsel,mixsel,reginsel,wrregen,wrpckreg); output keyexprdy,encdecrdy,keysel,rndkren,wrrndkrf,rconen; output wrsben,mixsel,reginsel,wrregen,wrpckreg; output [1:0] keyadsel; output [3:0] krfaddr,wrsbaddr; input clk,rst,load,keyexp,staenc,stadec; input[4:0] address; wire [3:0] wrkrfaddr,rdkrfaddre,rdkrfaddrd,encstate,decstate; wire [1:0] keyadsele,keyadseld; wire mixsele,reginsele,wrregene,encrdy,mixseld,reginseld,wrregend,decrdy; assign krfaddr=(encstate != 4d0)? rdkrfaddre:((decstate != 4d0)?rdkrfaddrd:wrkrfaddr); assign keyadsel=(encstate != 4d0)? keyadsele:keyadseld; assign mixsel=(encstate != 4d0)? mixsele:mixseld; assign reginsel=(encstate != 4d0)? reginsele:reginseld; assign wrregen=(enc