QuartusII仿真警告信息原因解析.pdfVIP

QuartusII 仿真警告信息原因解析 在QuartusII 下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意, 虽然按F1 可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自 己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路. 1.Found clock-sensitive change during active clock edge at time time on register name 原因：vector source file 中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟 的边缘同时变化。而时钟敏感信号是 不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑vector source file 2.Verilog HDL assignment warning at location: truncated value with size number to match size of target (number 原因:在HDL 设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32 位,将位数裁定到合 适的大小 措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数 3.All reachable assi