函数信号发生器设计(EDA大作业).docVIP

EDA课程设计大作业 设计题目： 函数信号发生器设计 学生姓名： 学 号： 专业班级： 20012年 05月 28日函数信号发生器 1．设计背景和设计方案 1.1 设计背景 在电子工程、通信工程、自动控制、遥测控制、测量仪器、仪表和计算机等技术领域，经常需要用到各种各样的信号波形发生器。随着集成电路的迅速发展，用集成电路可很方便地构成各种信号波形发生器。用集成电路实现的信号波形发生器与其它信号波形发生器相比，其波形质量、幅度和频率稳定性等性能指标，都有了很大的提高。 函数信号发生器是一种在科研和生产中经常用到的基本波形发生器，随着大规模集成电路的迅速发展，多功能信号发生器已被制作成专用集成电路，例如ICL8038单片函数波形发生器，可以产生精度较高的正弦波、方波、矩形波、锯齿波等多种信号。 1.2 设计方案及实现 函数信号发生器由递增斜波（zeng），递减斜波产生模块（jian），方波产生模块（square），三角波产生模块（san），正弦波产生模块（sin）和输出波形选择模块（choice）组成。总体设计框图如图所示，图中输出q需要接到外部D/A转换的数据输入端，将数字信号转换为模拟信号，在D/A转换器的输出端即可得到各种不同的函数信号波形。如果输出脉冲波形边沿跳变不理想，可加低通滤波器来加以完善。 将各个模块分开来设计，先设计各个模块的程序，让后将程序生成对应的元件，然后再将这些元件链接到一起组成完整的硬件电路 1.3各模块程序及生成模块 1.3.1 递减斜波产生模块 模块程序如下：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jian is port(clk,reset:in std_logic; //定义输入输出端口 q:out std_logic_vector(7 downto 0)); //定义波形输出端口 end jian; architecture jian_arc of jian is begin process(clk,reset) //模块进程 variable tmp:std_logic_vector(7 downto 0); //定义7位逻辑位变量 begin if reset=0 then //复位有效 tmp: //为变量赋值全1 elsif clkevent and clk=1 then //时钟有效时 if tmpthen //当前变量值为全0时 tmp: //为变量赋值为全1 else tmp:=tmp-1; //不为全0时，当前变量值减1 end if; end if; q=tmp; //变量值赋给q end process; end jian_arc; 生成的元件图： 1.3.2 递增斜波产生模块 模块程序如下：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity zeng is port(clk,reset:in std_logic; //定义时钟，复位端口 q:out std_logic_vector(7 downto 0)); //定义波形输出端口 end zeng; architecture zeng_arc of zeng is begin process(clk,reset) //模块进程 variable tmp:std_logic_vector(7 downto 0); //定义7位逻辑位变量 begin if reset=0 then //复位有效 tmp: //为变量赋值为全0 elsif clkevent and clk=1 then //时钟有效 if tmpthen