EDA数字时钟设计-quartus.docVIP

Quartus数字时钟设计 班 级：电气工程及其自动化1301班 学 号： 姓 名： 完成时间：2015年4月19日 设计功能 可以快速设置时钟起始值； 在59分50秒时开始报时，七声低音，一声高音，报完刚好整点。 二.功能实现 1.顶层设计（采用BDF文件图形设计，文件名：timer.bdf） 秒计时器模块设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity second1 is port(clk1s:in std_logic; reset:in std_logic; sec2,sec1:buffer std_logic_vector(3 downto 0);--秒的十位和个位 seco: out std_logic); --秒计时器的进位输出 end; architecture A of second1 is begin process(clk1s,reset) begin if reset = 0 then