数字电子技术与应用项目教程 教学课件 作者 宁慧英 任务2 数字钟译码显示与整点报时电路的设计与制作——认识组合逻辑电路.pptVIP

2.7 加法器 2.7.1 半加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 2.7 加法器 2.7.2 全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 2.7 加法器 2.7.2 全加器 2.7 加法器 2.7.3 多位二进制加法器 （1）串行进位加法器 特点：进位信号是由低位向高位逐级传递的，速度不高。 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 （2）并行进位加法器（超前进位加法器） 2.7 加法器 2.7.3 多位二进制加法器 如果要扩展加法运算的位数，可将多片74LS283进行级联，即将低位片的C3接到相邻高位片的C-1上。 2.8 常用组合逻辑电路的应用训练 1.训练目的 2.设备与器件 1)熟悉集成译码器的逻辑功能和测试方。 2)掌握译码器和数码管的应用。 5V直流电源、逻辑电平开关、逻辑电平显示器、直流数字电压表、74LS138、74LS20、74LS00、74LS48、B201。 3.训练要求 2.8.1 译码器的应用训练 测试74LS138、74LS48和B201的逻辑功能，掌握74LS138、