数字逻辑原理与应用 教学课件 作者 郭军 第5章 1.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * 图5.12 维持阻塞D触发器逻辑电路图和逻辑符号 5.2.3 J-K触发器 在时钟控制R-S触发器中，必须限制R、S输入同时为1的情况出现。为了消除时钟控制R-S触发器输入信号的约束条件，又使触发器有两个输入端，可在时钟控制R-S触发器中增加两条交叉反馈线，并将输入端S改为J，R改为K，其逻辑电路图和逻辑符号如图5.13(a)(b)所示。 图5.13 J-K触发器逻辑电路图和逻辑符号 J-K触发器的逻辑功能如下： 当时钟信号未到来时，无论触发器的J、K输入怎样变化，触发器的状态将保持不变。当时钟信号到来时，如果J=0，K=0，则触发器保持原来状态不变；如果J=0，K=1，无论触发器的现态如何，其次态总为0；如果J=1，K=0，无论触发器的现态如何，它的次态总是1；如果J=1，K=1，触发器必将发生状态转换。 J-K触发器功能表 J-K 触发器状态表 J-K 触发器激励表 J-K触发器状态图 J-K触发器次态卡诺图 J—K触发器的状态方程： 为了防止“空翻”，实际使用的J-K触发器是主从集成J-K触发器。主从J-K触发器由上、下两个时钟控制R-S触发器组成，分别称为从触发器和主触发器。主触发器的输出是从触发器的输入，而从触发器的