EDA技术与应用 教学配套课件 陈海宴 第5章 Verilog设计的层次与常用模块设计.pdfVIP

第5章Verilog设计的层次与常用模块设计 • 5.1 Verilog设计的层次 • Verilog HDL是一种进行数字系统逻辑设计的语言，用 Verilog语言描述的电路设计就是该电路的Verilog HDL模型 ，也称为“模块” 。被建模的数字系统对象的复杂性可以介 于开关级电路、简单的门（如库单元描述）和完整的复杂 电子数字系统（如CPU ）之间。 这些抽象的级别一般分为五级： • 系统级（system—level ） • 算法级（algorithm—level ） • 寄存器传输级（register Transfer Level，RTL） • 门级（gate—level ） • 开关级（switch—level ） • Verilog允许设计者用三种方式来描述逻辑电路： • （1）行为描述 • （2 ）数据流描述 • （3 ）结构描述 • 5.2 行为描述 • 行为级建模常常用于复杂数字逻辑系统的顶层设计，通过 行为级建模把一个大的系统分解为若干个较小的子系统， 然后再将每个子系统用可综合风格的Verilog HDL模块加以 描述。同时行为级建模还可以用来生成仿真激励信号，对 已设计模块进行仿真验证。 • 5.3 数据流描述 • 数据流描述方式主要使用持续赋值语句，多用于描述 组合逻辑电路，其格式为： • assign # [延时量] 线网型变量名＝赋值表达式； • 右边表达式中的操作数无论何时发生变化，都会引起 表达式值的重新计算，并将重新计算后的值赋予左边表达 式的net型变量。 • 5.4 结构描述 • 结构描述是调用电路元件（如逻辑门）来构建电路， 在Verilog程序中可通过以下方式来描述电路的结构： • （1）调用Verilog 内置门元件（门级结构描述） • （2 ）调用开关级元件（开关级结构描述） • （3 ）用户自定义元件UDP （门级） • 5.4.1 verilog 内置门元件 • 5.4.2 门元件的调用 • 调用门元件的格式为： • 门元件名称例化的门名称  （端口列表 ） • 其中： • （1）普通门的端口列表按下面的顺序列出： • （输出，输入1，输入2，输入3…… ） • 可用这些逻辑门生成相关组件，比如： • and （out，in1，in2）； • //生成两个输入、一个输出的与门，无组件名称 • （2 ）对于三态门，则按以下顺序列出输入/输出端口： • （输出，输入，使能控制端） • 比如： • bufifl mytril1 ( out , in , enable );         //高电平使能的三态门 • （3 ）对于buf和not两种元件的调用，需要注意的是：它们 允许有多个输出，但只能有一个输入。比如： • buf （out1，out2，out3，in）； • //生成三输出、一输入的buf组件，无组件名称 • 5.5 基本组合逻辑电路设计 • 门电路为用以实现基本逻辑运算和复合逻辑运算的单 元电路。常用的门电路有与门、或门、非门、与非门、或 非门、异或门、三态门等几种。 • 5.5.1 与非门电路 • 5.5.2 或非门电路 • 5.5.3 异或门电路 • 5.5.4 三态门电路 • 5.5.5 编码器 • 5.5.6 3线—8线译码器 5.5.7 BCD—七段显示译码器 • 5.5.8 2选1数据选择器 • 5.5.9 4选1数据选择器 • 5.5.10 数值比较器 5.5.11 总线缓冲器 • 5.6 基本时序电路设计 • 若任一时刻的输出信号不仅取决于当时的输入信号， 而且还取决于电路原来的状态。具备这种逻辑功能特点的 电路称为时序逻辑电路，简称时序电路。 • 5.6.1 触发器 • 根据沿触发、复位和置位方式的不同，触发器可以有多种 实现方式。以异步置位/复位控制端口的上升沿D触发器为 例，介绍D触发器的Verilog设计方法。 • 5.6.2 寄存器 • 以4位寄存器为例，介绍寄