2009年下学期VHDL语言与EDA技术试卷B参考答案.docVIP

2009-2010学年度第一学期VHDL语言与EDA试卷B参考答案 填空题（每空1分，共17分） 1、2 2、clk’event and clk=’1’ 3、1 4、ieee 5、主控组合进程 6、实体名，.VHD 8、-- 9、NOT 10、函数，过程 12、error（错误） 13、相位累加器，频率 二、判断题（每小题1分，共6分） 题号 1 2 3 4 5 6 答案 × √ √ × √ × 三、简答题（每小题5分，共20分） 1、简述使用MATLAB/DSP Builder开发FPGA的手动设计流程 答：（1）Matlab/Simulink建模；（2）系统仿真；（3）DSP Builder完成VHDL转换、综合、适配；（4）Quartus II直接完成时序仿真；（5）引脚锁定；（6）下载/配置。 2、VHDL语言中有哪几种端口模式，它们的区别是什么？ 答：有IN、OUT、INOUT、Buffer等四种端口模式 IN：只将外界的信号输入内部 OUT：只将内部信号输出到外部 INOUT：既可将内部信号输出到外部，也可将外部信号输入到内部但不能反馈。 BUFFER：缓冲端口，既可将内部信号输出到外部，也可将内部输出的信号反馈到内部，但不能将外部信号输入到内部。 3、简述进程语句的格式 答：进程语句的一般格式如下： [进程标号：] process[(敏感信号参数表)] [is] [进程说明部分] begin 顺序描述语句 end process[进程标号]； 4、实体的VHDL程序如下： entity comp is port( a, b : in std_logic_vector(15 downto 0)； sel : in std_logic_vector(2 downto 0)； compout : out std_logic)； end comp; 四、选择题（每小题2分，共16分） 题号 1 2 3 4 5 6 7 8 答案 B A A A C B A C 五、请指出下列VHDL代码中的错误并改下（10分） library ieee; use ieee.std_logic_1164.all; entity h_adder is port (a, b : in std_logic; co, so : out std_logic;）； end entity adder; Architecture one of h_adder is; Signal abc : std_logic_vector(1 downto 0); begin abc = ab; case abc is when “00” =so=’0’; co=’0’; when “01” =so=’1’; co=’0’; when “10” =so=’1’; co=’0’; when “11” =so=’0’; co=’1’; when others =null; end case; End architecture ful; 改正如下： library ieee; use ieee.std_logic_1164.all; entity h_adder is port (a, b : in std_logic; co, so : out std_logic）； end entity h_adder; Architecture one of h_adder is Signal abc : std_logic_vector(1 downto 0); Begin abc = ab;--若将这句放到进程内的begin后，再将进程的敏感信号改为a,b也行 Process(abc) begin case abc is when “00” =so=’0’; co=’0’; when “01” =so=’1’; co=’0’; when “10” =so=’1’; co=’0’; when “11” =so=’0’; co=’1’; when others =null; end case; end process; End architecture one; 六、以下VHDL程序是对四选一数据选择器电路的描述，请将空缺部分补充完整。（每空2分，共10分） 1、in 2、std_logic_vector(3 downto 0) 3、behave 4、counter 5、end process 七、阅读下面的VHDL程序，说明电路功能，并给VHDL程序正确命名（5分）。 答：电路为三态门。VHDL程序的名称为：tri_s.vhd 八、（8分）。 答：该电路为二选一数