毕业设计（论文）-基于CPLD的数字钟设计.docVIP

南京大学金陵学院 毕 业 论 文（设 计） 姓名: 杨超宇 学 号： 2010020400041 系 部: 信息科学与工程学院 专 业: 通信工程 题 目: 基于CPLD的数字钟设计 指导老师 孙海洋 助教/硕士 提交日期 2014年5月2号 摘 要 本论文课题为基于CPLD的数字钟设计，设计要求实现时、分、秒以及年月日的显示，时钟以24小时制循环计数；并且可以通过按键调整时间。 本实验以Verilog HDL来进行程序设计，软件环境为Quartus II，程序设计方法自顶向下，由多个模块一起组成了一个基于CPLD开发板的数字钟。 本实验所用CPLD开发板主芯片采用MAX II系列的EPM240T100C5N，由分频模块、选择模块、计数模块、键盘控制模块、以及译码显示模块组成。仿真和编译程序后，在CPLD开发板上下载验证，本系统由按键的输入来进行数字钟上时间日期的校对功能，能够完成时、分、秒和年月日的分别显示。 关键词： 数字钟；硬件描述语言；Verilog HDL；CPLD；键盘接口 ABSTRACT This design is a digital clock based on CPLD development, with seconds minutes hours and year month day. count display to a 24 hour cycle count,which has proofed the timekeeping function and some other functions. The design use Verilog HDL hardware-description language descripts logic means for the system design documents. Tools environment is Quartus II, use top-down design to build a CPLD-based digital clock with other modules together . This CPLD development board’s main system chips is EPM240T100C5N, it makes up of the rate-devide module, choose module, data decoding module, time module,and display module.Compile the design and simulation procedures before the programmable logic device to download verification, the system completes the seconds,minutes,hours,years,months and days respectively, keys are used to modify this digital clock. Keywords：digital clock; hardware description language; Verilog HDL; CPLD; keyboard interface. 目录 摘 要 i ABSTRACT ii 第一章 绪论 3 1.1 选题背景 3 1.1.1 课题相关技术的发展 3 1.1.2 课题研究的重要性 4 1.2 课题研究的内容 4 第二章 CPLD器件理论 6 2.1 CPLD简介 6 2.2 CPLD基本结构 6 2.3 CPLD系统设计流程 6 2.4 CPLD开发编程原理 8 第三章 数字钟总体设计方案 9 3.1 数字钟的构成 9 3.2 数字钟的工作原理 9 第四章 单元电路设计 11 4.1 分频模块电路 11 4.2 校时控制模块电路 12 4.2.1 按键接口电路原理 12 4.2.2 按键接口的Verilog HDL描述 13 4.3 计数模块设计与实现 14 4.3.1 秒计数模块 14 4.3.2 分计数模块 15 4.3.3 时计数模块 15 4.3.4年月日计数模块 16 4.4 动态扫描及显示电路模块 17 4.4.1 动态扫描模块 17 4.4.2 显示模块 19 第五章 实验结论与研究展望 20 5.1 实验结论 20 5.2 研究展望 21 致谢 22 参考文献 23 附录 各模块详细代码 24 第一章 绪论 伴随着科学技术的进步，信息技术也进入了一