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综合电子课程设计 　　--基于FPGA的数字频率计 　 班级： 0410101班 作者: 同组: ２０１３年１１月３日 目录 1．实验内容及要求 3 ２.实验原理 3 ２.１频率测量原理 3 ２.２周期测量原理 3 ３.试验方案介绍 3 ３.１系统整体逻辑框图 3 ３.２测试信号源模块 3 ３.３频率测试模块 3 ３.４频率测试模块 3 ３.４分频模块 3 ３.４.1系统５０Ｍ时钟分频得到2HZ信号 3 ３.４.２系统５０Ｍ时钟分频得到2MHZ信号 3 ３.5频率周期测试切换模块 3 ３.6系统显示模块 3 4. FPGA的资源分配介绍 3 4.1 FPGA的引脚资源分配 3 4.2 FPGA的系统资源占用情况 3 5. 课设收获及感想 3 6. 附录 3 6.1 Verilog语言程序源代码 3 基于FPGA的数字频率计系统 1．实验内容及要求 信号频率和周期测量 信号：脉冲波；频率：1Hz～100KHz ２.实验原理 ２.１频率测量原理 测量频率的基本方法是在单位时间（如２s）内统计待测信号的周期数。本设计采用等精度测量法，使门控信号和被测信号同步，消除对被测信号计数产生的一个脉冲的误差，在测量过程中分别对被测信号和标准信号同时计数。测量的具体方法是：首先给个闸门开启信号（预置闸门信号），此时计数器并不开始计数，而是等被测信号的上升沿到来时计数器才开始计数，然后预置闸门信号关闭信号（下降沿），计数器并不立即停止计数，而是等到被测信号上升沿来到时才停止计数，完成一次测量过程，过程如下图所示。 图２.１频率测试原理 设计时，采用门控信号为２S，因此，测得的标准信号Ns为1，故，被测信号Nx的值，即为实际的频率值，可以处理后直接显示。 ２.２周期测量原理 　　测量周期的基本方法是在待测信号一个周期内对高频脉冲信号（如２MHz）进行计数。 以待测信号作为闸门信号的开启，在待测信号的一个周期内高电平的期间对２ＭＨＺ标准信号进行计数，计出来的数为Ｎ，对应的信号周期即为Ｎ，单位为微秒。 ３.试验方案介绍 ３.１系统整体逻辑框图 图３.１系统整体逻辑框图 基于FPGA的数字频率计系统主要分为四大模块：测试信号源模块、频率测试模块、周期测试模块、分频模块、频率周期测试切换模块、显示模块。 ３.２测试信号源模块 图３.２测试信号源 测试信号源模块的输入信号为DE2开发板上的５０M时钟信号，通过计数分频方式获取，由开发板上的SW[０]、SW[１]、SW[２] SW[３]控制计数模块的数值，实现不同频率信号的输入。分别是SW[０]控制输出１ＨＺ的待测信号，SW[１]控制输出５０ＨＺ的待测信号，SW[２]控制输出１００ＨＺ的待测信号，SW[３]控制输出１００ＫＨＺ的待测信号。 ３.３频率测试模块 图３.３频率测试模块 注：Rest为复位信号，低电平有效，ｃｌｋ＿１ｓ为闸门启动信号，高电平有效。ｃｌｋ＿ｘ是计数信号。 ３.４频率测试模块 图３.４周期测试模块 注：Rest为复位信号，低电平有效，ｃｌｋ＿ｘ为闸门启动信号，高电平有效。ｃｌｋ＿２Ｍ是计数信号。 ３.４分频模块 ３.４.1系统５０Ｍ时钟分频得到2HZ信号 通过将开发板上的50Ｍ信号分频，得到２hz的信号，用以产生闸门信号。 　　图３.４.1分频模块 ３.４.２系统５０Ｍ时钟分频得到2MHZ信号 通过将开发板上的50Ｍ信号先倍频到１００Ｍ，再对１００Ｍ进行５０分频，得到２hz的信号，用以产生计数信号。 图３.４.2分频模块 ３.5频率周期测试切换模块 图３.5频率周期测试切换模块 当待测信号的频率小于1KHZ时，系统选择当前周期测试数据有效；当待测信号的频率大于1KHZ时，系统选择当前频率测试数据有效，并在系统试验板上以信号灯的亮灭作为当前周期显示和频率显示的标志。 ３.6系统显示模块 图３.6系统显示模块 4. FPGA的资源分配介绍 4.1 FPGA的引脚资源分配 图4.1 FPGA的引脚资源分配图 4.2 FPGA的系统资源占用情况 图4.2 FPGA的系统资源占用图 5. 课设收获及感想 这次课设之后，我发现虽然我现在已经大四，也学到了很多专业知识，但实际动手操作的能力还是太差了，很多学过的东西不知道怎么应用，对于相关的软件，以及器件的了解程度还是很不够，不能把书上学会的东西灵活的应用到实际中。在课设的过程中，我还是学到了很多东西，这也要多谢那些无私的帮助我，指导我熟悉课设内容，加深对系统设计工作流程的理解，以及热心帮助我熟悉quartusII的使用，帮我解答设计中的各种问题的同学。通过这样一个系统的设计学习，让我能把自己的知识应用到实际中去，提高了我动手的能力，我真真正正的感觉到，没有前