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自动化技术 基于FPGA的高速采集系统设计与实现 张东升1，张东来1，秦海亮1，王超1，张健1，苏宝库2 (1．哈尔滨工业大学深圳研究生院，广东深圳518055； 2．哈尔滨工业大学控制科学与工程系，黑龙江哈尔滨150001) 摘要：给出了高速采集系统的实现架构及控制原理，并在分析数据采集系统现状的基础上，针 对高速采集系统存在的采集和传输速度、资源利用不合理以及硬件成本偏高等问题，给出了一种共 享总线、同步采集、分时读取的方法。实践表明，采用该方法提高了系统的采集和传输速度，实现了对 多通道、高分辨率并行A／D同步采集的有效控制，节省了FPGA系统资源，降低了硬件成本。 关键词：高速采集FPGA分时操作 工程应用中经常需要对一些具有长时间域、瞬变特 增加了硬件成本【41；另外对于高精度、多通道、并行转换 征的信号进行检测，由于信号波形具有时域位置不确定 等特点，特别在航天测控、故障诊断、定位等系统中，所 FPGA等系统资源的严重浪费和成本的增加。本文给出 以往往还需要同时对多个参数进行采集¨叫。一般暂态 了一种共享总线、同步采集、分时读取的方法，提高了系 过程中还有丰富的有用信息，能够为故障诊断、失效分 统采集和传输速度，达到对多通道、高分辨率并行A，D 析等提供有力的理论依据；连续大容量数据信息对于趋 同步采集的有效控制，合理利用了FPGA系统资源，降 势预测、寿命诊断、检测以及系统参数估计和辨识具有 低了硬件成本。 重要的意义。因此，这对数据采集、存储和传输速度及精 1系统基本原理与设计 度提出了较高要求。由于一般处理器主频和资源的限 多通道同步高速采集系统结构如图1所示吲。由图 制，无法达到高速数据采样、高分辨率、大数据量存储的 1可知，系统主要包括信号调理、A／D数据采集与控制、 目的；DSP等高性能处理器虽然可以满足一定场合的高 速采集的需要，但过于频繁的中断使CPU效率降低，响 等。6路输入模拟信号经过信号调理电路后送入A／D转 应速度变差。 换器，数据经A／D控制单元存入FPGA内部缓冲区，由 目前，一般采用CPLD或FPGA直接控制A／D转换 的方式达到高速采集的目的。但采用CPLD或FPGA控 上传给PCIl04上位机。 制A／D转换的很多应用中，同样存在一些问题，主要为 1．1基本原理 一般都外挂数据缓冲区，降低了系统的传输速度，同时 总线共享、同步采集、分时读取的方法主要是借鉴 l ADOEC I曲oE， I TMS32C6000 AD0 AD2 AD4 环形 6 ：@o叫A，D EMIFl 系列DSP 数据 I 路 kDd面pI —-◆总线 信 可一 下厂 1r 控制 存储 L L 模 接口 1一 一 ADOEOADOEl五DoE2I，14一： 区 拟 号 —·-_● 模块 信 调