组成原理课程阶段考试试卷(前4章)考题及答案.docVIP

西北农林科技大学本科课程考试试卷 200～200学年第学期《》课程卷 题 目 一 二 三 四 五 总分 得 分 阅卷人 得分 一、选择题（每题分，共0分） 1、。 A． B．I/O设备 C． D．2、总线是。 A．B． C．D． 3、。 A． B． C．D．4、。 A． B． C．D．5、。 A． B． C．D．6、 C ____可区分存储单元中存放的是指令还是数据。 A．B．C．D．、_____ C ____。 A． B． C． D．、_____ A ____方式对电路最敏感？ A． B．C． 9、____C___。 A． B． C． D．10、______ C _____速度最快。 A． B．C． 得分 二、题（每分，共分） 1、计算机。 2、。 3、×8的SRAM静态存储器芯片，其数据线有___8__根，地址线有____16__根？16K×1的DRAM动态存储器芯片，其地址线有_____7____根？ 4、___分散__式。 5、_____三态门_____电路，以避免总线访问冲突，当某个部件不占用总线时，由该电路禁止向总线输出信息。 6、_总线长度较短、总线上各部件存取时间较一致的_场合；异步通讯控制主要特点是_无统一时钟，采用应答方式通讯_，一般用于_总线上各部件速度差异较大的_场合。 7、__主机_，再加上__I/O设备_和__外存__构成了计算机硬件系统。 8、__1位纠_错能力的校验码，要检测5位二进制数，至少需增加 ___4___位检测位？ 9、—主存”存储系统是基于__程序、数据存储局部性__原因而设计出的一种计算机存储系统结构，是为了解决CPU和主存之间__速度_不匹配而采用的一种重要的硬件技术。10、__动态可读可写__存储器，靠__电容储存电荷_储存信息，因此，需要__定期刷新_。 得分 、（） 1、μs 总线传输周期=5×时钟周期=1μs 总线的数据传输率=16b/1μs=16×106bps=2×106Bps 2、得分 、（分） ⒈⒉（5分）简要论述提高存储器速度的措施。 ①采用快速存储器件； ②采用多级存储结构（如“主存---Cache”存储结构等）； ③调整主存结构（如采用单体多字系统、多体并行系统等）。 ⒊（5分）解释下列名词： 机器字长、指令字长、存储器字长、系统总线、MIPS 答：机器字长：CPU一次处理的数据位数，通常与CPU的寄存器位数有关。 指令字长：是机器指令中二进制代码的位数。 存储器字长：指存储单元中存放二进制代码的总位数。 三者可相等，也可不相等，与不同机器有关。 系统总线：指CPU、主存、I/O设备（通过I/O接口）各大部件之间的信息传输线。 MIPS：CPU每秒执行百万条指令数。 得分 、题（本题 用16K×1位的DRAM芯片构成64K×8位的存储器，要求： ①（5分）要多少DRAM芯片？ ②（10分）器组成的逻辑电路图 ③（5分）设存储器读、写周期均为0.5μs，CPU在1μs内至少访问1次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？ 解：①字位同时扩展，需要的DRAM芯片片数=（64K×8）/（16K×1）=32片 ②字位同时扩展，将32片DRAM芯片分成4组（组间字扩展），每组8片（组内位扩展），每片DRAM芯片地址线7根，分别送入7位行地址和7位列地址，故存储器芯片需连到系统总线的14根地址线（A13—A0），而片间要通过2：4译码器实现字扩展，译码器的2输入端连到地址线的高位地址A15、A14。译码器的4个输线端分别连接到4组存储器芯片的片选端CS#端。数据线8根，组内8片DRAM芯片的数据线分别连接到D7—D0上。每片的读写信号线并接到系统总线的读写控制线上。 电路图略。 ③根据题意，采用分散式刷新比较合适。 由于16K×1DRAM芯片内部采用128×128存储元矩阵，而DRAM刷新才用行刷新方法，刷新时间间隔为2ms,故刷新周期=2ms/128行=15.6μs,刷新时间为15μs。 第 1 页 共 4 页