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本科生期末试卷十八答案 选择题 1．B 2．D 3．A 4．D 5．C 6．C 7．D 8．A,B 9．B 10．A ,B, C 填空题 1．A．高速缓冲 B．主存 C．速度 2． A．Cache B．浮点 C．存储 3． A．位置 B．集中式 C．分布式 4． A．停止CPU访问内存 B． 周期挪用 C．DMA和CPU交替访内 5．A．优先级仲裁 B．向量 C．控制逻辑 ； 三、解：① 定点原码整数表示 最大正数 数值 = （215 – 1）10 = （+32767）10 最小负数 数值 = -（215 – 1 ）10 = （- 32767）10 ②定点原码小数表示 最大正数值 = （ + 0.11……11）2 = （1 – 2-15 ）10 最小负数值 = （ - 0.11……11）2 = -（1 - 2-15 ）10 四、（1）串行进位方式： C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1⊕B1 C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2⊕B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3⊕B3 C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4⊕B4 (2) 并行进位方式： C1 = G1 + P1 C0 C2 = G2 + P2 G1 + P2 P1 C0 C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0 C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0 其中 G1—G4 ，P1—P4 表达式与串行进位方式相同。 五、解 ：存储器地址空间分布如图B18.2所示，分三组，每组8K×16位。 由此可得存储器方案要点如下： 组内地址 ：A12 ——A0 （A0为低位）； 组号译码使用2 ：4 译码器； RAM1 ，RAM 2 各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。 用 MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。 CPU的R / W 信 号与SRAM的WE端连接，当R / W = 1时存储器执行读操作， 当R / W = 0时，存储器执行写操作。如图B18.3 图B18.2 图B18.3 六、解 ：假设指令周期包含四个子过程：取指令（IF）、指令译码（ID）、进行运算（EX）、结果写回（WB），每个子过程称为过程段（Si），这样，一个流水线由一系列串连的过程段组成。如图(a)所示。在统一时钟信号控制下，数据从一个过程段流向相邻的过程段。 S1 S2 S3 S4 入→ → → → 出 (a)流水过程段 图B18.4 图B18.4（B）表示非流水CPU的时空图。由于上一条指令的四个子过程全部执行完毕后才能开始下一条指令，因此每隔4个单位时间才有一个输出结果，即一条指令执行结束。 图B18.4（C）表示流水CPU的时空图。由于上一条指令与下一条指令的四个过程在时间上可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，即执行一条指令。 比较后发现：流水CPU在八个单位时间中执行了5条指令，而非流水CPU仅执行了2条指令，因此流水CPU具有更强大的数据吞吐能力。 七、解：PCI总线结构框图如图B18.5所示： 图B18.5 PCI总线有三种桥，即HOST / PCI桥（简称HOST桥），PCI / PCI桥，PCI / LAGACY桥。 在PCI总线体系结构中