可综合模型的设计.pptVIP

本章内容 逻辑综合过程 延迟 可综合语法 逻辑综合过程 把现有的Verilog HDL代码根据现有的工艺库转化为门级网表的过程 Verilog HDL由设计者编写 工艺库由公司提供 门级网表交下一级处理 延迟 实际电路工作是要有延迟时间的，不管是电流的传输还是高低电平的翻转都是需要时间的。 当代码功能仿真通过之后，需要进行综合，这时生成的门级网表就具有一定的电路意义了，此时可以加入时间延迟使门级网表与实际电路更加相似。 上升延迟、下降延迟和关断延迟 三种延迟都是相对于输入端而言的 上升延迟指从输入端产生驱动信号到输出端出现从0、x、z变化为1的过程 下降延迟指从输入端产生驱动信号到输出端出现从1、x、z变化为0的过程 关断延迟指从输入端产生驱动信号到输出端出现从0、1、x变化为z的过程 可以定义一个、两个或三个，如下： nand #4 n2(Out,In1,In2); and # (3,5) a1(Dout,Din1,Din2); bufif0 # (2,5,6) a2(Dout,Din1,Din2); 由于每个电子器件的延迟都不尽相同，为了更精确的模拟实际情况，增添最小延迟、典型延迟和最大延迟 以冒号隔开 notif0 #(1:2:3) a1(out,in1,in2); notif0 #(1:2:3,4:5:6) a2(out,in1,in2); notif0 #(1:2:3,4:5:6,7:8:9) a3(out,in1,in2); 数据流建模中同样可以使用延迟时间 第一种，定义在线上 wire #10 a; assign a=b; 第二种，定义在assign语句中 wire a; assign #10 a=b; 门级建模和数据流建模使用的延迟被称为惯性延迟 and # (3,5) b1(Dout,Din1,Din2); 惯性延迟主要模拟的是元器件输入端和输出端之间的变化情况 传输延迟主要模拟的是连线上左侧输入和右侧输出之间的变化情况。 reg b; always @(b) a= #10 b 各种延迟比较 仿真结果 延迟模型 分布延迟、集总延迟和路径延迟 分布延迟就是对每一个元器件都给出详细的定义，整个电路的延迟取决于所有元器件的总和 集总延迟是整个module而言的，它把整个模块的延迟都集中到了最后的输出端，而不是像分布延迟一样把延迟分散到每个使用到的元件 路径延迟模型是三者中最详细的，可以指定每一个输入端到输出端的延迟 specify块 (指定输入端 = 指定输出端) = 延迟时间; 注意宽度 全连接形式 (指定输入端 * 指定输出端) = 延迟时间; 支持if判断 也可以定义上升、下降、关断延迟 支持参数 再谈阻塞赋值与非阻塞赋值 观察此例 仿真结果 改为非阻塞 仿真结果 注意阻塞完成时间 建议原则 组合电路用阻塞赋值 时序电路用非阻塞赋值 混合电路用阻塞，但一般可拆为组合和时序两部分 两种赋值对比 比较代码 可综合语法 ①module和endmodule作为模块声明的关键字，必然是可以被综合的。 ②输入input、输出output和双向端口inout的声明是可以综合的。 ③变量类型reg、wire、integer都是可以被综合的。有符号变量的支持不一致，使用时需要注意。 ④参数parameter和宏定义define可以被综合 ⑤所有的Verilog HDL内建门都是可以使用的，即第二章中介绍的内建门如and、or之类都是可以在可综合设计中使用的。 ⑥数据流级的assign语句是可以综合的 ⑦行为级中敏感列表支持电平和边沿变化，类似posedge、negedge是可综合的 ⑧always、function是可综合的，task中若不含延迟也可以被综合。 ⑨顺序块begin…end可以被综合。 ⑩if和case语句可以被综合。 多重驱动问题 在多个always结构中对同一信号赋值 敏感列表不完整 丢失变化条件 缺少else和default 容易出现锁存器 组合和时序混合设计 分类不清所致 逻辑简化 sum1=(a+b)+(c+d); sum2=a+b+c+d; sum3=a*b+a*c; sum4=a*(b+c); 流水线思想 流水线的基本思想就是把一个整体过程分为比较独立的几个部分，然后再这些部分之间添加寄存器，使其可以在时钟控制下工作 SR锁存器延迟模型 建模 测试模块 超前进位加法器 原理公式 设计模块 测试模块 功能仿真 时序仿真 移位除法器模型 顶层模