EDA金牌实验书.docVIP

实 验 【实验1】 MAX+PLUSⅡ 可编程逻辑器件开发系统的使用 【实验2】 1位全加器VHDL文本输入设计：参考图5-20和5-21，利用以下3个程序。 --或门逻辑描述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE fu1; --半加器描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY adder; ARCHITECTURE fh1 OF adder is BEGIN so = NOT(a XOR (NOT b)) ; co = a AND b ; END ARCHITECTURE fh1; --1位二进制全加器顶层设计描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin: IN STD_LOGIC; cout，sum: OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a，b :IN STD_LOGIC; co，so :OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT； SIGNAL d，e，f : STD_LOGIC;BEGIN u1 : h_adder PORT MAP(a=ain，b=bin， co=d，so=e); u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f，c=cout);END ARCHITECTURE fd1 ; 【实验3】 2选1多路选择器VHDL设计：设计与实验方法参考第6章第4节。 【实验4】 8位硬件加法器VHDL设计 设计程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER8 IS PORT ( CIN : IN STD_LOGIC; A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT : OUT STD_LOGIC ); END ADDER8; ARCHITECTURE behav OF ADDER8 IS SIGNAL SINT : STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN SINT = (0 A) + B + CIN ; S = SINT(7 DOWNTO 0); COUT = SINT(8); END behav; 实验要求：给出此项设计的仿真波形，测试加法器的延时，选择实验电路NO.1验证此加法器的功能。 【实验5】 含异步清0和同步时钟使能的4位加法计数器 1、实验目的：学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 图6-18 含计数使能、异步复位和计数值并行预置功能4位加法计数器 2、实验原理：图6-18是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例6-18是其VHDL描述。由图6-18所示，图中间是4位锁存器；rst是异步清信号，高