EDA 第二章 VHDL语言应用基础2(描述语句)【荐】.pptVIP

例 4. Component Instantiations 把已经设计好的设计实体称为一个元件或一个模块，它可以被高层次的设计引用。引用时就会用到元件声明和元件例化语句。二者缺一不可。 COMPONENT 元件实体名 PORT （元件端口信息）； END COMPONENT； 元件声明相当于对现成的设计实体进行封装，使其只留出外面的接口界面。 （1）元件声明 （2）元件例化 例化名：元件名 PORT MAP （端口列表） 其中例化名是必须存在的，它类似于标在当前系统中的一个插座名；而元件名则是准备在此插座上插入的、已定义好的元件； PORT MAP 是端口映射的意思；端口列表是把例化元件端口与连接实体端口连接起来。 端口列表的接口格式为： [例化元件端口=〉]连接实体端口 接口格式有三种格式： 一、名字关联方式 即保留例化元件端口=〉部分，这时为例化元件端口名与连接实体端口名的关联方式，其在PORT MAP 中的位置可以是任意的。 二、位置关联方式 即省去例化元件端口=〉部分，在PORT MAP 中只列出当前系统中的连接实体端口名即可，但要求连接实体端口名的与例化元件端口定义中的端口名一一对应。 三、混合关联方式 即上述两种关联方式同时并存。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY add_4 IS PORT(a，b: IN std_logic_vector (3 DOWNTO 0); ci: IN std_logic; s: OUT std_logic_vector(3 DOWNTO 0); co: OUT std_logic; END add_4; Exam:4-13 four-bit adder using component instantiations ARCHITECTURE ar_9 OF add_4 IS COMPONENT adde_1 PORT (x，y，ci: IN std_logic; sum，co: OUT std_logic); END COMPONENT; SIGNAL c: std_logic _vector (3 DOWNTO 1); BEGIN yj0:adde_1 PORT MAP(a(0),b(0),ci,s(0),c(1)); yj1:adde_1 PORT MAP(x=a(1),y=b(1), ci=c(1),sum=s(1), co=c(2)); yj2:adde_1 PORT MAP(a(2), b(2), c(2), sum=s(2)， co=c(3)); yj3:adde_1 PORT MAP(a(3), b(3), c(3), s(3), co); END ar_9; 混合关联方式 名字关 联方式 位置关联方式 元件定义 ***one-bit adder*** LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY add_1 IS PORT( x， IN std_logic; y: IN std_logic; ci: IN std_logic; sum: OUT std_logic; co: OUT std_logic); END add_1; ARCHITECTURE ar_10 OF add_1 IS BEGIN sum=x XOR y XOR ci; co=( x AND y )OR( x AND ci)OR( y AND ci); END ar_10; Ex: the figure1 shows a four-bit shift register, please write the VHDL codes use component instantiations. f. 1 D Q clk din d0 D Q clk d1 D Q clk d2 D Q clk d3 d4 dout U0 U1 U2 U3 clk LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY shifter IS PORT( din,clk: IN