基于DSP+FPGA协处理架构的无线子系统设计.pdf

您可以显著提高无线系统中信号处理功能的性能。怎样提高呢？有效方法是利用FPGA 结 构的灵活性和目前受益于并行处理的FPGA 架构中的嵌入式DSP 模块。 常见于无线应用中这类处理包括有限冲激响应(FIR)滤波、快速傅里叶变换(FFT)、数字上下 变频和前向误差校正(FEC)。Xilinx? Virtex-4 和Virtex-5 架构提供多达512 个并行嵌入式 DSP 乘法器，这些乘法器的工作频率高于500MHz，最高可提供256 GMAC 的DSP 性能。 将需要高速并行处理的工作卸载给FPGA，而将需要高速串行处理的工作留给处理器，这样 即可在降低系统要求的同时优化整体系统的性价比。 子系统划分选择方案 FPGA 可与DSP 处理器一起使用，作为独立的预处理器(有时是后处理器)器件，或者作为 协处理器。在预处理架构中，FPGA 直接位于数据通路中负责信号预处理，预处理后的信号 可以高效又经济地移交给DSP 处理器进行速率较低的后续处理。 在协处理架构中，FPGA 与DSP 并列而置，后者将特定算法函数卸载给FPGA，以便实现 比单独采用DSP 处理器能达到的速度更高的处理速度。FPGA 的处理结果传回DSP，或者 送至其他器件进一步进行处理、传输或存储(图1)。 选择预处理、后处理还是协处理，常常取决于在处理器和FPGA 之间移动数据所需的时序 余量及其对整体延迟的影响。虽然协处理解决方案是设计人员最常考虑的拓扑结构(主要是 因为DSP 可以更直接地控制数据移交过程)，但这并不一定总是最佳的总体策略。 例如，最新的3G LTE 规范将传输时间间隔(TTI)从HSDPA 的2ms 和WCDMA 的10ms 缩 短到了1ms。这实质上是要求从接收器一直到MAC 层输出之间的数据处理时间短于 1,000?sec。 图1：FPGA 用作预处理器和协处理器的解决方案 如图2 所示，在运行速度为3.125Gbps 的DSP 上使用SRIO 端口(使用8b/10b 编码，Turbo 解码功能需要200 比特的额外开销)会造成230?sec 的DSP 到FPGA 传输延迟(也就是说 TTI 时段中有将近四分之一仅用来传输数据)。加之其他可预见的延迟，为满足这些系统时 序，当用户为50 个时，所需的Turbo 编解码器性能就是高达75.8Mbps 。 图2 ：协处理数据传输延迟问题的 LTE 示例 使用FPGA 将Turbo 编解码器作为基本上独立的后处理器来处理，不仅可消除DSP 延迟， 还能节省时间，因为不需要以高带宽在DSP 和FPGA 之间传输数据。这样做可将Turbo 解 码器的吞吐量降至47Mbps ，因而可选用更多比较经济的器件，并且可以减少系统功耗。 另一项考虑是在XilinxFPGA 上是否使用软嵌入式或硬嵌入式处理器IP 来卸载某些系统处 理任务，进而可能进一步减少成本、功耗和占用空间。有了如此大量的信号处理资源，就可 以在DSP 处理器、FPGA 可配置逻辑块(CLB)、嵌入式FPGA DSP 模块和FPGA 嵌入式处 理器之间更好地分配各种复杂功能(如基带处理中的复杂功能)。Xilinx 提供了两种类型的嵌 入式处理器：MicroBlaze 软核处理器(常用于系统控制)和性能更高的PowerPC 硬核嵌入式 处理器(用于更复杂的任务)。 FPGA 嵌入式处理器提供的有利条件允许将所有非关键性操作都合并到在嵌入式处理器上 运行的软件中，从而尽量减少整体系统所需的硬件资源总量。 软件和IP 的重要性 关键问题是如何将这种潜在能力全部释放出来。必须考虑需要用哪些软件对问题的复杂性进 行抽象以及可以使用哪些IP，应该考虑利用FPGA 为关键部分提供最佳解决方案。 Xilinx 致力于开发行业领先的工具和体系，能够在比HDL 工具(如MATLAB 模型和C 代码) 所能提供的更高的抽象层上实现高效的FPGA 解决方案。利用Xilinx 专门用于DSP 的系统 生成开发工具和AccelDSP 综合工具，可以尽可能无缝实现从算法到硅片的链接。 目前有一个日益重要的工具提供商团队，其产品通过C/C++到逻辑门的设计流程把开发提 升到电子系统级(ESL)。ESL 设计工具的目的是提供一种完备的系统级方法，以便生成和集 成硬件加速功能以及控制这些功能的处理器的控制代码。 没有哪一种高级语言或软件工具能适合当今复杂系统中所见的所有不同单元。语言和设计流 程的选择取决于客户，有时取决于具体的工程师。因此，Xilinx 开发了一套齐全的集成功能， 以满足客户需求并提供最佳设计环境(见图3) 。 图3：系统级到 FPGA