电子设计自动化 第三章【荐】.pptVIP

第3章 VHDL编程基础 * * VHDL程序的基本结构及各部分作用。 VHDL的语言要素有哪些。 VHDL语句（顺序和并行）的类型及特点。 VHDL的描述风格（行为级+RTL级+结构级）。 VHDL的基本逻辑电路的描述。 3.1 概述 常用的硬件描述语言有VHDL、Verilog、ABEL语言。 VHDL起源于美国国防部的VHSIC； Veilog起源于集成电路的设计； ABEL来源于可编程器件的设计。 逻辑描述层次 设计要求 综合过程 支持的EDA工具 国际化程度 VHDL语言的选用 VHDL的优点： （1）VHDL语言具有更强的行为描述能力。 （2）VHDL具有丰富的仿真语句和库函数。 （3）VHDL语句具有分层设计的能力。 （4）VHDL程序可利用EDA工具进行综合和 优化，并自动完成门级网表的转换。 （5）VHDL对设计的描述具有相对的独立性。 （6）VHDL具有类属描述和子程序调用功能。 VHDL的约定： 1）语句结构描述中，方括号内的内容为可选内容。 2）VHDL的编译器和综合器对大小写不加区分。 3）程序中的注释使用双横线“--”，不参与程序的编译和综合。 4）程序的输入采用层次缩写格式。 5）MAX+PLUS要求VHDL的源程序文件的名字与实体名必须一致。 3.2 VHDL程序基本结构 一个2输入的与门的逻辑描述 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY and2 IS PORT(a,b : IN STD_LOGIC; y : OUT STD_LOGIC); END and2; ARCHITECTURE and2x OF and2 IS BEGIN y=a AND b; END and2x; 结构体部分 --程序包说明语句 --库说明语句 VHDL设计文件的 两个基本组成部分 实体 （Entity） 结构体 （Architecture） 配置 （Configuration） 包集合 （Package） 库 （Library） 一个完整的 VHDL程序 库 用于存放已编译的实体、结构体、包集合和配置 VHDL程序基本结构 结构体用于描述 系统的内部电路 配置用于从库中选取所需元件安装到设计单元的实体中 包集合存放各设计模块能共享的数据类型、常数、子程序等 实体部分描述设计系统的外部接口信号（即输入/输出信号） 实体（ENTITY） 实体的一般格式为： ENTITY 实体名 IS [类属参数说明]； [端口说明]； END； ENTITY、IS、END是VHDL的关键字（保留字）。 实体中的每一个I/O信号被称为端口，其功能对应于电路图符号的一个引脚。端口说明则是对一个实体的一组端口的定义，即对基本设计实体与外部接口的描述。端口是设计实体和外部环境动态通信的通道。 a y and2 b 类属参数说明是可选部分。如果需要，可使用以“GENERIC”语句来指定该设计单元的类属参数（如延时、功耗等）。 实体名、端口名等均应为符合VHDL命名规则 的标识符。 端口说明的一般格式为： PORT（端口名{，端口名}：端口模式 数据类型； 端口名{，端口名}：端口模式 数据类型）； 端口模式用来说明数据传输通过该端口的方向。端口模式有以下几类： IN（输入）：仅允许数据流进入端口。主要用于时钟输入、控制输入、单向数据输入。 OUT（输出）：仅允许数据流由实体内部流出端口。该模式通常用于终端计数一类的输出，不能用于反馈。 BUFFER（缓冲）：该模式允许数据流出该实体和作为内部反馈时用，但不允许作为双向端口使用。 INOUT（双向）：可以允许数据流入或流出该实体。该模式也允许用于内部反馈。 数据类型原则上可以是任何标准的数据类型和用户自定义类型。 PORT (a,b : IN STD_LOGIC; y : OUT STD_LOGIC); in in in out out buffer inout mode mode 模式及其信号源 类属参数说明的格式为： GENERIC（端口名{，端口名}：[IN] 子类型 [：=初始值] {；端口名{，端口名}： [IN] 子类型 [：=初始值]} ）； 加入类属说明的2输入的与门的逻辑描述 ENTITY and2 IS GENERIC