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《电子系统设计》 实验报告 目 录 实验一 数据动态扫描电路的设计 1 实验二 数字秒表的设计 6 实验三 SOBEL算法滤波器的设计 13 实验一 数据动态扫描电路的设计 一、实验目的与任务 1．实验目的：（1）熟悉Quantus II/（MAX+plus II+Synplify）软件的基本使用； （2）学习EDA实验开发系统（SZ-EDA实验开发系统）的基本使用；（3）熟悉VHDL的综合应用设计。 2．实验任务：用VHDL设计一个4位二进制并行半加器，要求将被加数、加数和加法运算和用动态扫描的方式在共阴数码管上同时显示出来，并用SZ-EDA实验开发系统（拟采用的实验芯片的型号可为EP1K30-TQF144）进行硬件验证。 二、实验基本原理 图1-1 系统参考原理框图 用VHDL设计一个4位二进制并行半加器并用动态扫描的方式在共阴数码管上同时显示有关数据的系统参考原理框图如图1-1所示，包括四个模块：四位二进制并行加法模块ADD，动态显示数据和数码管公共端选择控制模块MUX，对四位BCD码进行显示译码的模块YMQ，产生MUX控制信息的模块CNT8。其中ADD模块用于完成四位二进制并行加法运算，MUX模块用于在不同的时刻选择需动态显示数据和输出对应的数码管公共端控制信息， YMQ则是对需要显示的四位BCD码进行显示译码产生数码管各段的显示驱动信息，CNT8则是产生进行显示数据选择的控制信号和选择动态信息显示数码管的公共端的控制信号。 三、实验仪器设备与工具软件 1．PC机（要求内存在256M以上）。 2． EDA实验开发系统（SZ-EDA实验开发系统，拟采用的实验芯片的型号可为EP1K30-TQF144）。 3． Quartus II/ （MAX+plus II+Synplify）软件。 四、实验内容 用VHDL设计一个4位二进制并行半加器，要求将被加数、加数和加法运算和用动态扫描的方式在共阴数码管上同时显示出，并用SZ-EDA实验开发系统（拟采用的实验芯片的型号可为EP1K30-TQF144）进行硬件验证。 具体要求为：系统体系结构的设计，主要功能电路的设计，各源程序的设计，系统的调试验证（包括程序调试、有关仿真及分析） 五、实验步骤 1．系统体系结构及主要功能电路的设计。 2．各源程序的设计 3．源程序的编辑和编译。 4．逻辑综合和逻辑适配（含器件的选择和管脚的锁定）。 5．系统主要模块仿真和系统总体仿真以及有关结果分析。 6．目标器件的编程/下载。 7．硬件验证和有关结果分析 六、实验报告 VHDL源程序： --adder4.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY adder4 IS PORT(addr:IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK:IN STD_LOGIC; AIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); BIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); COM:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); SEG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY adder4; ARCHITECTURE ART OF adder4 IS SIGNAL AA, BB,SINT: STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL sumo,sumi:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL SUM0,SUM1,BCD:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN --进行运算前的准备及加法运算 AA=0AIN; BB=0BIN; SINT=AA+BB; SUM0=SINT(3 DOWNTO 0); --运算结果的仿真观测输出 SUM1=000SINT(4); --运算结果的仿真观测输出 --产生动态扫描显示的控制信号 PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN IF CNT=111 THEN CNT=000; ELSE CN