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条件操作符例子：总线选择电路 module sel4_1(bus_a,bus_b,bus_c,bus_d,sel, dout); input [3:0] bus_a; input [3:0] bus_b; input [3:0] bus_c; input [3:0] bus_d; input [1:0] sel; output [3:0] dout; assign dout= (sel==2’b00)?bus_a: sel==2’b01 ? bus_b: sel==2’b10 ? bus_c:bus_d; Endmodule 这里首先判断（sel==2’b00）是否成立， 如果成立那么dout就等于bus_a； 否则判断（sel==2’b01）是否成立， 如果成立那么dout就等于bus_b，依次类推。 操作符的优先级 ！（逻辑非）、~（按位取反） *（乘法）、/（除法）、%（取模或求余） +（加法）、-（减法） （向左移位）、（向右移位） = =（逻辑相等）、!=（逻辑不等）、===（全等）、!==（非全等） （按位与） ^（按位异或）、^~（按位异或非） |（按位或） （逻辑与） ||（逻辑或） ?:（条件操作符） 优先级别 高优先级 低优先级 并位操作的例子 Verilog中的并位操作符可以把两个或多个信号的某些位拼接起来后作为一个整体进行运算操作。并位操作符为“{}”。 例子： … wire [15:0] data; reg [9:0] addr; wire csn, ale,wen; wire [18:0] interface; assign interface={data[7:0],addr[7:0],csn,ale,wen}; … 指令实现例子 注：数据准备时，如果是负数，将转为补码。计算时，不再考虑是否是负数。 结果也是补码。只有当应用需要时，才判断是正数还是负数，并作相应处理。 以32位数字为例 //vector add signed byte saturate module vaddsbs( vra，vrb, vrt, sat ); input [31 : 0] vra; input [31 : 0] vrb; output [31 : 0] vrt; output sat; wire [34 : 0] opa; wire [34 : 0] opb; wire [34 : 0] sum; wire co; wire [31 : 0] vrt; wire sat1， sat2， sat3， sat4; wire sat; assign opa = {vra[31:24], 1b0, vra[23:16], 1b0, vra[15:8], 1b0, vra[7:0]}; assign opb = {vrb[31:24], 1b0, vrb[23:16], 1b0, vrb[15:8], 1b0, vrb[7:0]}; assign {co,sum} = opa + opb; assign {sat0, vrt[ 7 : 0]} = sum[ 8] == 1b1 ? 9h1ff : {1b0, sum[ 7 : 0]}; // 如果有进位，结果为全1 assign {sat1, vrt[15 : 8]} = sum[17] == 1b1 ? 9h1ff : {1b0, sum[16 : 9]}; assign {sat2, vrt[23 : 16]} = sum[26] == 1b1 ? 9h1ff : {1b0, sum[25 : 18]}; assign {sat3, vrt[31 : 24]} = co == 1b1 ? 9h1ff : {1b0, sum[34 : 27]}; assign sat = sat1 | sat2 | sat3 | sat4; endmodule 第六次作业 任务：VSFX模块的RTL代码的自动对比 目的： 通过用SystemVerilog搭建的自动化验证平台（module_verification文件夹），可以产生随机测试向量，提高仿真覆盖率，验证所设计的代码的正确性。该平台基于systemverilog软硬件自动比