林家彬王辉龙DDS直接数字移相信号发生器告.pdfVIP

FPGA DDS FPGA DDS 用单片机与FFPPGGAA 实现的DDDDSS 波形发生器 一、课程设计目的 1、进一步熟悉Quartus Ⅱ的软件使用方法； 2、熟悉利用VHDL设计数字系统并学习LPM ROM的使用方法； 3、学习FPGA硬件资源的使用和控制方法； 4、掌握DDS基本原理，学习利用此原理进行信号发生器的设计。 二、设计任务 1、完成8位输出数据宽度的频率可调的移相正弦信号发生器。 2、完成8位输出数据宽度的移相三角波、方波信号发生器。 3、波形发生器实现幅度可调。 仪器： 本设计采用康芯竞赛板加高速DA转换THS5651 一、 可行性理论分析 若对一正弦波形进行采样,每周期为m 个采样点,分别记为1～m。对应每次参考时钟f c , 输出一个采样点,输出图中所示的一个周期的正弦,需要m 个时钟周期,则输出的波形频率为 f a =f c/m。对于这种情况, 每次时钟到来时,相位累加器加1,则就会在第i 个时钟周期输出 第i 个采样点(i= 1～m),第m+ 1 个时钟输出第1 个采样点,以此循坏,这时的相位累加器实 际上是步进为1 的模m 计数器。如果每次时钟到来时, 总是间隔一个采样点输出,即相位累 加器的步进为2 ,这时在第i 个周期输出第2i 个采样点,输出波形如图1. 2 的波形b,显然波 形b 的频率是a 的2 倍,即f b= 2f a 。 综上所述,如果相位累加器的步进为B, 则输出波形的频率为B×f a , f a 是最小的输 出频率称为频率分辨率或步进间隔, B 为频率控制字。给定不同的频率控制字即可输出不同 fc 的频率。频率输出公式为: f = B(1) 0 m 图1DDS 的频率合成的量化过程 一周期的正弦波形与时钟周期的关系 在实际设计中,如果累加器长度为N ,则可以有2N 个存储单元存储采样数据,如果我们 对一个周期的波形进行2N 个点的采样,即m= 2N , 此时输出频率f o 和系统时钟频率f c ,相 fc f = B 位累加器长度N 以及频率控制字B的关系为: 0 2N 为了使波形输出不失真,根据奈奎 斯特定理, B最高为2N- 1 。另外要提高DDS 的精度,就需要分母越大越好,即采样点的个数 越多,越接近实际波形。但实际上不可能提供如此之多的存储空间,这就需要对采样点进行量 化。如图1(c) 所示,如果量化单位为K,则前K 个点的值总是相同的,为采样值1,第二组K 个 采样点的值为采样值2,以此类推,第i 组K 个采样点的值为采样值i, 共需要m/K个存储单元 来存储m/K个采样点。 DDS 的杂散来源之一就是相位累加器相位舍位造成的杂散。现有的频率控制主要采用 二进制频率控制原理。这是因为FPGA 采用二进制的数据处理机制以及波形存储器的二进 制寻址方式,所以通常情况下mK、m、K 都是二进制整数,如m= 2N ,这就要求对计算结果 进行十进制近似取舍,造成了波形发生器的输出频率以及频率分辨率存在无法消除的误差。 fc fc f = B f = 0 N 0 N DDS 的输出信号频率为： 2 ；分辨率： 2 ；本次实验fc=10M,N=17; ∆ 分辨率： f=76.294 图(2）DDS基本原理图 图（2）是一个基本的DDS 结构框图。DDS 以数控振荡器的方式，产生频