二进制计数器及其变体,Verilog.docVIP

已经掌握： 可编程逻辑基础 Verilog HDL基础 使用Verilog设计的Quartus II入门指南 使用Verilog设计的ModelSIm入门指南 内容 1 free-running二进制计数器 自由运行二进制计数器就是按照二进制形式不断循环计数。例如，4位的二进制计数器的从0000数到1111，然后翻回来重新数。 代码1 free-runing二进制计数器 ? 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 module?free_run_bin_counter #(parameter?N=8) ( ??// global clock and asyn reset ??input?clk, ??input?rst_n, ??// counter interface ??output?max_tick, ??output?[N-1:0] q ); ? // signal declaration reg?[N-1:0] r_reg; wire?[N-1:0] r_next; ? // body // register always@(posedge?clk, negedge?rst_n) ??if(!rst_n) ????r_reg = 0; // {N{1b0}} ??else ????r_reg = r_next; ????? // next-state logic assign?r_next = r_reg + 1b1; //output logic assign?q = r_reg; assign?max_tick = (r_reg == 2**N-1) ? 1b1?: 1b0; ????????????????// r_reg == {N{1b1}} ????????????????? endmodule 次态逻辑是一个自增器，即给寄存器的当前值加1。由于使用了“+”运算符，因此也暗示了当r_reg到达1111的时候之后，会翻回来变成0000。这个电路也包括一个输出状态信号，max_tick。每当计数器到达最大值——1111（等同于2^N-1），就会插入一个max_tick，即max_tick变为高电平。 所谓tick即一个时刻，比方说我们把1分钟可以分为60个tick，那么每一秒都会产生一个tick。此处的max_tick正是这种意义的信号，相应的，具有同类属性的信号我们都会加上_tick这个后缀。tick信号常用于连接不同频率的时序电路。 2 Universal二进制计数器 通用二进制计数器，可递增或递减计数，亦可载入指定的值，也可被异步清零。其查找表如表1所示。注意rst_n和syn_clr信号的区别，前者是异步复位，且仅应该用于系统的初始化；后者为同步复位，只在时钟的上升沿被采样，可被用于一般的同步设计中。 表1 通用二进制计数器的查找表 syn_clr load en up q次态 操作 1 - - - 00…00 异步清零 0 1 - - d 并行载入 0 0 1 1 q+1 递增计数 0 0 1 0 q-1 递减计数 0 0 0 - q 暂停 代码2 通用二进制计数器 ? 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 module?univ_bin_counter #(parameter?N=8) ( ??// global clock and asyn reset ??input?clk, ??input?rst_n, ??// counter interface ??input?syn_clr, ??input?load, ??input?en, ??input?up, ??input?[N-1:0] d, ??output?max_tick, ??output?min_tick, ??output?[N-1:0] q ); ? // signal declaration reg?[N-1:0] r_reg, r_next; ? // body // register always@(posedge?clk, negedge?rst_n) ??if(!rst_n) ????r_reg = 0; // {N{1b0}} ??else ????r_reg = r_next; ????? // next-state logic always@* ??if(