DSP＋FPGA实时信号处理系统中FPGA设计的关键问题.pdfVIP

维普资讯 DSP+FPGA实时信号处理系统中FPGA设计的 关键 问题 KeyProblem inFPGA DesignAppliedtoDSP＆ FPGA RealTimeSignalProcessingSystem (北京理工大学)吕 字 吴 嗣亮 LV。Yu Wu。Siliang 摘 要 ：简要 分 析 了 DSP+FPGA 系统 的特 点和 优 越 性 ，并 且 结 合 一 个 实 时信 号 处 理 板 的开 发 ．提 出在 此 类 系 统 中 ．FPGA 设计 的几个 关键 问题 ．并且给 出 了详 实 的分析和 解 决方案 。 关键 词 ：全局 时钟 ；积分清 除 ；三态 中 图分 类 号 ：们 68 文 献 标 识 码 ：A 文章 编号 ：1伽I8—0570(2005)05—00舯 一o2 Abstract： This paperanalyse simply the characteristic na d ad— vna tage ofDSP ＆ FPGA system ．na d base on a research ofreal time signalprocessing board， putforward severa|key problems 图 lDsP+FPGA的系统组成框 图 in FPGA desing applied to such system， finally ve fulland 2系统设计 中存在 的问题 accurate naalysisnad resolvent． l时钟方案 Keywords：g10balclock；integrateanddump；three_state 在任何数字 电路设计 中，稳定可靠 的时钟是非常关键 的。 1．1内部生成时钟 的使用 实时信号处理系统要求必须具有处理大数据量 的能力 ，以 使用 内部生成的时钟．可能硬气设计中的功能和 时限问题 保证系统的实时性 ：其次 ．对系统的体积 ．功耗 ．稳定性等也有严 由组合逻辑产生 的时钟会 引入毛刺造成功能 问题 ．而 引入的延 格的要求。实时信号处理算法当中涉及到的运算．有 的计算方式 迟则可能会导致时限问题 。 和控制结构比较复杂．难 以用纯硬件实现．但是对速度没有特殊 如果用组合逻辑 的输 出作为时钟信号，设计 中就可能出现 的要求 ；有 的运算结构本身比较简单 ，但是数据量大，计算速度 毛刺 。同步设计中．寄存器输入数据的毛刺是很正常的．对设计 要求高。因此 ，实时信号处理系统是对运算速度要求高，运算种 没有什么影响 ，然而 ，时钟输入上 的毛刺则会导致严重 的后果 。 类多的综合性信息处理系统 。 窄毛刺可能违反 了寄存器 的最小脉冲带宽要求 ；如果 当毛刺到 随着数字信号处理器 (DSP)和现场可编程 门阵列器件 (FP- 达时钟输入时。寄存器的输入数据正在变化，那么也无法满足建 GA)的发展 ，采用 DSP+FPGA的数字硬件系统正显示 出它 的优 立和保持时限要求。即使设计满足了时限需求 ，寄存器输出也可 越性 。越来越受到人们 的重视 。通用 DSP的优点是通过编程可 能是意想不到的数值 ，造成设计的其它部分功能的不正常。 以应用到广泛 的产品当中