一位全加器的实现.docVIP

实验一 一位全加器的设计 实验目的 1. 熟悉ispDesignEXPERT System的原理图设计流程的全过程。 2. 学习简单组合电路的设计方法，输入步骤。 3. 学习层次化设计步骤。 4. 学习EDA设计的仿真和硬件测试电路。 实验原理 一位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半 加器的设计。 设计步骤 1. 创建设计项目 建立设计目录C:/luocuixian,输入项目名banjiaqi,并选择项目类型“Schematic/VHDL”,如图1所示。 图 1 选择器件 双击源窗口中默认的器件ispLSI ispLS15256-165LF256,在“Select Device”对话框中选择“ispLS1000”项，在器件中找到并选中器件ispLSI 1016E。如图2所示。 图 2 添加原理图源文件 选择“source”选项下的“new”命令，选择“Schematic”项，单击“OK”按钮确认。在弹出的对话框中输入文件名lcx.sch,确认后进入原理图编辑器，添加需要的文件及连线命名并标记输入输出等，绘制出原理图。如图3。 图 3 建立波形仿真文件 a. 功能仿真波形： b. 时序仿真波形： 仿真结果正确，然后点击刚才的编辑的原理图文件，点击右边的Generate Schematic Symbol，生成半加器原理符号，然后接着建立顶层原理图文 件全加器。如下图所示： 6.器件适配 在ispDesignEXPERT Project Navigator主窗口选中左侧ispLSI1016-100LJ44器件，双击右侧的“Compile Design”选项，进行器件适配，该过程结束就会产生JEDEC文件。如下图所示： 7. 将生成的JEDEC下载到实验板中 插好编程电缆，选择菜单“Configuration”下的“Scan Board”命令，然后 添加JEDEC文件，最后点击下载，下载成功如下图所示： 实验总结 通过这次实验，我初步熟悉了isp DesignEXPERT System的原理图设计流程的全过程，在实验过程中遇到很多问题，刚开始项目名称建立出错，不会设计顶层文件，不会锁定引脚，但是在张老师的帮助下，我的实验顺利的完成。