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Basic SYNOPSYS User Guide 1 頁 Outline ØSetup system environment ØDefault Synthesis ØSetting Design SPEC. ØSetting Operating Environment ØSetting Design Constraint - Combinational circuits -- Timing constraints - Sequential Circuits -- Specify the clock -- Setting input delay -- Setting output delay ØSimulation of Synthesized Circuit 2 頁 Setup a New Synopsys User Add the contents of /usr/synopsys/cicSynop/synopsys.cshrc to your .cshrc hsieh cat /usr/synopsys/cicSynop/synopsys.cshrc .cshrc hsieh source .cshrc 完成系統環境設定 hsieh design_analyzer 啟動Synopsys Design Analyzer Use online documentation hsieh cd hsieh cp /usr/synopsys/cicSynop/Iview . hsieh iview 3 頁 .synopsys_dc.setup File $: 在.synopsys_dc.setup定義了啟動design compiler 時的設定以及使用的 cell Library . $: .synopsys_dc.setup 檔案使用者可洽系統管理者. 此檔案可複製到user 的目錄下方便修改. $: 在.synopsys_dc.setup 中所使用的Library 相關設定如下： search_path = {. /vlsi-a/Librarys/LIB06_V2/Synopsys/usr/synopsys/libraries/syn}; Ø路徑要配合系統管理者的規畫設定, 以上路徑只是以VLSI-CAD 實驗室的設定為例說明 target_library = {cb60hp231d.db}; 可以自行定義自己的cell library( verilog model) 使用 link_library = {cb60hp231d.db}; synopsys 的轉換程式轉換成所需的.db file(binary file) symbol_library = {cb60hp231d.sdb}; verilogout_no_tri = true” ; 命令SYNOPSYS 輸出的verilog file 中不要有tri_state . (在CADENCE 中使用verilog IN 時不可有tri_state 的敘述) 4 頁 Hsieh design_analyzer 啟動Synopsys Design Analyzer 後的畫面: 5 頁