《CMOS数字集成电路——从前段到后端Lesson01》.ppt

CMOS数字集成电路设计——从前端到后端 主要内容 CMOS数字集成电路课程回顾 课程内容介绍 本课程项目介绍 课程回顾——CMOS数字集成电路 CMOS器件在数字电路中的角色 MOS晶体管可以看作是开关 栅极(G)电压控制着从源极到漏极的通路 课程回顾——CMOS数字集成电路 CMOS的工艺流程 课程回顾——CMOS数字集成电路 CMOS器件基本原理 k’ : 跨导参数 VDSAT : 饱和漏源电压 l : 沟道长度调制系数 VT0 : 零偏时阈值电压 g : 体效应系数 课程回顾——CMOS数字集成电路 MOS晶体管的寄生元件 寄生电容 寄生电阻 布线的寄生元件 寄生电容 寄生电阻 布线设计的一些经验 当RC延迟时间tpRC 与驱动门的延迟时间tpgate相当或大于该延迟时间时，必须要考虑rc延迟对时序的影响 RC延迟时间为主要因素时对对应的布线临界长度Lcrit? tpgate/0.38rc 当RC常数大于输入布线的上升（下降）时间时，必须要考虑RC延迟对时序的影响trise RC 课程回顾——CMOS数字集成电路 CMOS反相器特性 输出高电平和低电平分别为VDD和GND； 逻辑电平与器件的相对尺寸无关； CMOS反相器具有低输出阻抗（kΩ）； CMOS反相器具有极高输入阻抗； CMOS反相器几乎没有静态功耗； 课程回顾——CMOS数字集成电路 CMOS反相器瞬态特性 延时性能的优化设计 减小CL： 逻辑门本身的内部扩散电容； 互连线电容 扇出电容 增加CMOS的W/L： 需要注意自载效应（self-loading） 增加电源电压VDD： 功耗？可靠性？ 课程回顾——CMOS数字集成电路 反相器尺寸的优化 课程回顾——CMOS数字集成电路 反相器的功耗组成 动态功耗：对负载电容的充（放）电 电源和地短路时的功耗： 状态转换过程中，在电源和地之间形成电流通路 泄漏电流 寄生二极管的泄漏电流 MOS的泄漏电流 反相器的功耗优化 降低VDD： 2.5V，5mW? 1.25V，1.25mW 当VDD?2VT时，性能严重降低； 减小等效负载电容CL： 选择合理的晶体管尺寸； 减小逻辑门的翻转次数： 数字电路结构设计 课程回顾——CMOS数字集成电路 CMOS传输门逻辑 传输门的开关传输特性：全摆幅传输 CMOS传输门逻辑 多路选择器（MUX） 异或门（XOR） 高速运算单元 基于BDD的自动逻辑生成 课程回顾——CMOS数字集成电路 CMOS静态（Static）组合逻辑电路 由PDN和PUN构成互补逻辑 PDN由NMOS器件构成，NMOS串联器件实现AND操作，并联器件实现OR操作； PUN由PMOS器件构成，PMOS串联器件实现NOR操作，并联器件实现NAND； 构造复杂的组合逻辑门 对较复杂逻辑门进行器件尺寸优化 课程回顾——CMOS数字集成电路 CMOS动态（Dynamic）组合逻辑电路 两个工作阶段：预充电阶段+求值阶段 面积更小，速度更快 寄生效应对动态逻辑的影响： 泄漏电流 电容耦合 电荷再分配 时钟馈通 多米诺逻辑 课程回顾——CMOS数字集成电路 CMOS时序逻辑 静态（Static）时序逻辑的基本原理：双稳态 锁存器和寄存器的区别 通过主从两个锁存器构造边沿触发的寄存器 寄存器的三个时间参数： 建立时间：tsetup 保持时间：thold 时钟-输出传输延时：tc-q 数据-输出传输延时：td-q ?锁存器 课程回顾——CMOS数字集成电路 CMOS时序逻辑 动态（Dynamic）时序逻辑：电荷存储 时钟交叠引起竞争（race）：两相非交叠时钟 C2MOS寄存器结构：对交叠时钟“免疫” 使用流水线结构对复杂运算进行优化 施密特触发器：恢复信号斜率 单脉冲发生器：存储器地址探测 非稳态电路：振荡器，VCO 课程回顾——CMOS数字集成电路 CMOS工艺中的互连线问题 寄生电容 寄生电阻 寄生电感 影响信号的完整性 影响电路的新能：延时、功耗 课程回顾——CMOS数字集成电路 CMOS工艺中的互连线问题 寄生电容 寄生电阻 寄生电感 影响信号的完整性 影响电路的新能：延时、功耗 寄生电容的串扰 寄生电阻引入了IR Drop 课程回顾——CMOS数字集成电路 CMOS的同步时序设计 时钟的不确定性：Skew，Jitter? ? 时序约束： Minimum cycle time : T - ? = tc-q + tsu + tlogic Hold time constraint : t(c-q, cd) + t(logic, cd) thold + ? 使用时钟树获得最小的Clock Skew 课程回顾——CMOS数字集成电路 CMOS的运算功能模块（数据通路） 加法器：Adder